【課題】 立ち上がり電圧低減と高耐圧実現の両立を可能とする構造を提案する。
【解決手段】 ＳｉＣ縦型ダイオードにおいて、カソード電極２１と、ｎ^＋＋カソード層１０と、ｎ^＋＋カソード層上のｎ⁻ドリフト層１１と、一対のｐ^＋領域１２と、ｎ⁻ドリフト層１１とｐ^＋領域１２の間に形成され、且つ一対のｐ^＋領域１２に挟まれたｎ^＋チャネル領域１６と、ｎ^＋＋アノード領域１４と、ｎ^＋＋アノード領域１４とｐ^＋領域１２に形成されたアノード電極２２を備える。 （もっと読む）

【課題】アバランシェ効果を利用した光検出器の温度特性を安定化させる。
【解決手段】電流増幅率の温度特性がアバランシェフォトダイオード１０と略同じであり、逆バイアスされた参照用接合構造と、参照用接合構造に参照電流を注入する順バイアスされた電流注入用接合構造とを有するアバランシェトランジスタ１２とを備え、参照用接合構造において増幅される参照電流の増幅率を所定値に保つようにアバランシェフォトダイオード１０と参照用接合構造とに印加する電圧を制御する。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことを容易に可能にする。
【解決手段】ＥＳＤ保護素子１０１の高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、ゲート電極１１１Ｇ，１１２Ｇの下方に形成しない。高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、半導体基板１００の面（ｘｙ面）にて、少なくとも低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成する。また、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも深い位置まで形成する。 （もっと読む）

【課題】ＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でもｈＦＥの向上を可能とする。
【解決手段】１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。横型の主トランジスタ部は、エミッタ領域３１と、ベース領域１４Ｂの表面側部分とコレクタ側部領域１３Ｂとを電流チャネルとして動作する。縦型の補助トランジスタ部は、エミッタ領域３１と、その底面に接するベース領域１４Ｂの深部側部と、コレクタ深部領域１２Ｂとを電流チャネルとして動作する。 （もっと読む）

【課題】電力破壊を抑制できる半導体装置を提供すること。
【解決手段】ベース領域１２の表面に設定されたベースコンタクト領域１４において、ベース電極１５がベース領域１２に接合されている。ベースコンタクト領域１４の境界部の下方には、エミッタ領域１３と同じ導電型を有するＮ型領域２１がベースコンタクト領域１４を包囲するように形成されている。言い換えれば、ベースコンタクト領域１４の境界部の下方において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。 （もっと読む）

【課題】ＥＳＤ耐量及びノイズ耐性を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、ＮＰＮバイポーラトランジスタＴｒ１と、一端がパッド１０に接続されたトリガ素子２０とを具備する。ＮＰＮバイポーラトランジスタＴｒ１は、第１ベース拡散層２０４と、パッド１０に接続されたコレクタ拡散層４と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１を介してトリガ素子２０の他端に接続されたトリガタップ１と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１と異なる第２配線Ｌ２を介してＧＮＤに共通接続されたエミッタ拡散層２及び第２ベース拡散層３とを備える。 （もっと読む）

【課題】静電破壊保護回路の大きさを変えることなく、保持電圧を向上させることができ、保持電圧の制御を可能とする静電破壊保護回路を提供する。
【解決手段】ベース領域12の表面に、エミッタ領域6近傍からコレクタ端子側1へベース領域より不純物濃度が高いＰ型拡散領域２０を備える構造とすることで、保持電圧を増加させることができ、Ｐ型拡散領域の長さにより保持電圧の値を設定することができる。 （もっと読む）

【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるものを提供すること。
【解決手段】この発明の半導体装置の動作方法では、ワイドギャップ半導体素子の通電開始時に通電電流Ｉを或る電流上昇率でゼロから定格電流Ｉｎまで上昇させる。ワイドギャップ半導体素子内の積層欠陥の発生によるワイドギャップ半導体素子の破壊を防止するように、通電電流Ｉをゼロから定格電流Ｉｎまで上昇させるソフトスタート時間ｔｓを０．５秒から１０秒までの範囲内に設定する。 （もっと読む）

【課題】小型で確実に動作する半導体静電保護装置を提供する。
【解決手段】半導体静電保護装置が、ＥＳＤサージを吸収する第１のパッドと、ＥＳＤサージを放出する第２のパッドと、コレクタが第１のパッドと接続され、ＥＳＤ保護素子としてＥＳＤサージを流すバイポーラトランジスタと、ドレインがバイポーラトランジスタのエミッタと接続されるとともに、ソースが第２のパッドと接続され、ＥＳＤサージを流すＭＯＳトランジスタと、ＭＯＳトランジスタのゲートと第２のパッドとの間に接続される第１の抵抗と、カソードが第１のパッドと接続されるとともに、アノードが第１の抵抗とＭＯＳトランジスタのゲートと接続され、ＥＳＤサージを第１の抵抗に流すことにより、第１の抵抗に発生する電圧によりＭＯＳトランジスタを動作させるツェナーダイオードと、を有する。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体とを備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられたＳｉ結晶層と、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】バイポーラトランジスタの高速化に伴うMOSトランジスタの分離特性の低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０００ａは、第一導電型のバイポーラトランジスタ１００及びMOSトランジスタ２００を備え、MOSトランジスタ２００は、第二導電型の半導体基板１と半導体基板１上に形成された第一導電型のエピタキシャル層２との界面付近に形成された、半導体基板１上面から第一の深さに不純物濃度のピークを持つ第一導電型埋込層１６と、第一導電型埋込層１６上に形成された第二導電型埋込層１７及びウェル層１８と、第二導電型ウェル層１８に形成された第一導電型のソース層１９及びドレイン層２０と、第一の深さより浅い第二の深さに不純物濃度のピークを持つ第一導電型埋込層２７とを有し、第一導電型埋込層２７は、第一導電型埋込層１６と接し、かつ、第二導電型埋込層１７の外縁部を囲むように形成されている。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】光信号により起動制御が可能な電源回路及び光受信回路を提供する。
【解決手段】半導体基板の上に設けられ、光信号を電気信号に変換する起動回路と、前記半導体基板の上に設けられ、電源投入時に非起動状態であるバイアス回路と、を備え、前記起動回路は、ｐ型半導体領域と、前記ｐ型半導体領域と接して設けられたｎ型半導体領域と、を有し、前記ｐ型半導体領域は、前記バイアス回路と電気的に接続され、前記ｎ型半導体領域は、前記バイアス回路の電源と電気的に接続され、前記バイアス回路は、前記起動回路を流れる電流により起動状態となることを特徴とする電源回路が提供される。 （もっと読む）

【課題】要求仕様に応じて電気的特性を適切に切り替えることが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、スイッチング損失および飽和電圧損失が互いに異なる複数の半導体スイッチ素子１１，１２と、複数の半導体スイッチ素子１１，１２のいずれかを選択し、選択した半導体スイッチ素子を駆動する選択駆動部５１と、複数の半導体スイッチ素子１１，１２および選択駆動部５１を収容するケースＫとを備える。 （もっと読む）

【課題】 ＥＭＣ耐量を高めることのできる集積回路用保護装置を実現する。
【解決手段】 アイソレーション層４により区画された第１および第２の島状領域は、それぞれプレーナ型のバイポーラトランジスタ構造である。第１の島状領域においてベース層６およびエミッタ層７により形成される第１のツェナーダイオードＺＤ１が入出力端子ＳＧに順方向接続されている。また、第１の島状領域を形成するコレクタ層３は電気的に浮遊な状態になっているため、コレクタ層３およびアイソレーション層４が寄生ダイオードとして動作しない。このため、装置の降伏電位を高めることができ、入出力端子ＳＧから侵入した高周波ノイズの負電圧部分がクランプされ難くなるので、フィルタ回路を通過した高周波ノイズの直流成分にズレが発生し難い。 （もっと読む）

【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層４０内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域２１Ｂと、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域４４Ｂと、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 信号及び電源の統合ＥＳＤ保護デバイスを提供する。
【解決手段】 Ｉ／Ｏ信号パッドに結合された信号パッドＥＳＤとソースＶＤＤに結合された電源ＥＳＤとを含む集積回路を形成するための、集積回路、設計構造体及び方法を提供する。信号パッドＥＳＤと電源ＥＳＤは単一のＥＳＤ構造体に統合される。 （もっと読む）

【課題】 静電破壊保護回路の動作開始電圧を下げるためトリガ素子を接続した場合であっても、静電破壊保護回路の静電破壊耐量を向上させることができる静電破壊保護回路を提供する。
【解決手段】 トリガ素子が接続される別のベース電極部拡散領域の周囲に、ベース領域より不純物濃度が低く、かつベース領域より深く形成されたＰ型拡散領域１１を備える構造とすることで、別のベース電極部拡散領域近傍で生じる高電界を緩和し、またコレクタの一部を構成する埋め込み領域近傍で、ベース電流供給に必要な高電界を生じさせることができ、静電破壊耐量を向上させている。 （もっと読む）

【課題】 静電気放電（ＥＳＤ）シリコン制御整流器（ＳＣＲ）構造体のための設計構造体及び方法を提供すること。
【解決手段】 設計構造体は、設計、製造、又は設計の試験のために機械可読媒体内で具現化される。設計構造体は、基板内に形成され第１及び第２のシリコン制御整流器（ＳＣＲ）を含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。 （もっと読む）