積層構造体及びコンデンサ内蔵基板の製造方法
【課題】コンデンサ内蔵基板に形成される配線パターンの設計自由度の低下を抑えることが出来、且つ特性不良が発生し難い積層構造体を提供する。又、その様な積層構造体を備えたコンデンサ内蔵基板の製造方法を提供する。
【解決手段】積層構造体において、第１電極層１１は、誘電体層３のうちコンデンサを構成する第１部分３１にて、該第１部分３１の表面に形成されている。第２電極層１２は、第１部分３１の裏面に形成されている。第１導電層２１は、誘電体層３のうち第１部分３１とは異なる第２部分３２にて、該第２部分３２の表面に形成されると共に、第１電極層１１から離間して配置されている。第２導電層２２は、第２部分３２の裏面に形成されると共に、第２電極層１２から離間して配置されている。第１導電部４１は、第２部分３２をその表面から裏面に貫通すると共に、第１導電層２１と第２導電層２２とを互いに電気的に接続している。
【解決手段】積層構造体において、第１電極層１１は、誘電体層３のうちコンデンサを構成する第１部分３１にて、該第１部分３１の表面に形成されている。第２電極層１２は、第１部分３１の裏面に形成されている。第１導電層２１は、誘電体層３のうち第１部分３１とは異なる第２部分３２にて、該第２部分３２の表面に形成されると共に、第１電極層１１から離間して配置されている。第２導電層２２は、第２部分３２の裏面に形成されると共に、第２電極層１２から離間して配置されている。第１導電部４１は、第２部分３２をその表面から裏面に貫通すると共に、第１導電層２１と第２導電層２２とを互いに電気的に接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサとしての機能を有する積層構造体、及び該積層構造体を備えたコンデンサ内蔵基板の製造方法に関する。
【背景技術】
【０００２】
本願に関連する技術として、プリント配線基板内に薄膜キャパシタを埋め込む技術が存在する（例えば、特許文献１参照）。具体的には、プリント配線基板は、互いに積層された第１絶縁層及び第２絶縁層を含んでいる。薄膜キャパシタは、第１電極層と、該第１電極層上に形成された誘電体層と、該誘電体層上に形成された第２電極層とから構成されており、シート状である。そして、薄膜キャパシタは、これを第１絶縁層と第２絶縁層との間に介在させることにより、プリント配線基板に内蔵される。この技術により作製されたプリント配線基板は、コンデンサ内蔵基板と呼ばれ、プリント配線基板の小型化及び薄膜化が可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１９１５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、コンデンサ内蔵基板の小型化や、コンデンサ内蔵基板に搭載する能動素子の高性能化に伴い、薄膜キャパシタの高容量化（静電容量を増大させること）が望まれている。高容量化の実現には、薄膜キャパシタの面積を増大させる必要がある。その一方で、コンデンサ内蔵基板に形成される電源ライン、グランドライン、又は信号ライン等の配線について、第１絶縁層から第２絶縁層へ配線を引き延ばす場合、或いは第２絶縁層から第１絶縁層へ配線を引き延ばす場合、薄膜キャパシタの周りを迂回させて配線を形成しなければならない。このため、薄膜キャパシタの面積が増大すると、配線の形成箇所が制限され、その結果、配線パターンの設計自由度が低下することになる。
【０００５】
コンデンサ内蔵基板において、配線の一部である導電ビアが薄膜キャパシタを貫通した構成が提案されている（例えば、特許文献１参照）。この構成によれば、配線の形成箇所が制限され難くなり、従って配線パターンの設計自由度の低下が抑えられることになる。
【０００６】
その一方で、上記導電ビアを形成する場合、薄膜キャパシタを絶縁基板に内蔵した後に、薄膜キャパシタに対して、導電ビアを通すための貫通孔を形成する必要があった。このため、クラック等の機械的な損傷が誘電体層に生じ易かった。又、貫通孔の形成後に行うデスミア処理やメッキ処理にて使用する処理液の影響により、浸食等の化学的な損傷が誘電体層に生じ易かった。そして、これらの損傷が原因となって、薄膜キャパシタの電極と導電ビアとが、互いに離間すべき箇所において電気的に短絡する虞があった。
【０００７】
そこで本発明の目的は、コンデンサ内蔵基板に形成される配線パターンの設計自由度の低下を抑えることが出来、且つ特性不良が発生し難い積層構造体を提供することである。又、その様な積層構造体を備えたコンデンサ内蔵基板の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る積層構造体は、コンデンサとしての機能を有する積層構造体であって、誘電体層、第１電極層、第２電極層、第１導電層、第２導電層、及び第１導電部を備えている。第１電極層は、誘電体層のうちコンデンサを構成する第１部分にて、該第１部分の表面に形成されている。第２電極層は、第１部分の裏面に形成されている。第１導電層は、誘電体層のうち第１部分とは異なる第２部分にて、該第２部分の表面に形成されると共に、第１電極層から離間して配置されている。第２導電層は、第２部分の裏面に形成されると共に、第２電極層から離間して配置されている。第１導電部は、第２部分をその表面から裏面に貫通すると共に、第１導電層と第２導電層とを互いに電気的に接続している。
【０００９】
上記積層構造体の具体的構成において、第２部分は、第１部分によって包囲された領域に設定されており、第１電極層によって第１導電層が包囲され、第２電極層によって第２導電層が包囲されている。
【００１０】
上記積層構造体の他の具体的構成において、第２電極層には、互いに離間して配置された第１電極部及び第２電極部が含まれている。又、第１部分には、該第１部分をその表面から裏面に貫通する第２導電部が形成されている。そして、第２導電部を通じて、第１電極部と第１電極層とが互いに電気的に接続されている。
【００１１】
本発明に係る製造方法は、コンデンサ内蔵基板を製造する方法である。該コンデンサ内蔵基板は、コンデンサとして機能する積層構造体と、絶縁基板とを備えている。該絶縁基板は、互いに積層された第１絶縁層及び第２絶縁層を含んでおり、第１絶縁層と第２絶縁層との間に積層構造体を介在させることにより積層構造体が絶縁基板に内蔵されている。
【００１２】
上記製造方法は、工程（ａ）乃至工程（ｈ）を有している。工程（ａ）では、導電性を有する基材上に誘電体層を形成する。工程（ｂ）では、誘電体層に対して加工を施すことにより、誘電体層のうちコンデンサが構成される第１部分とは異なる第２部分に貫通孔を形成する。工程（ｃ）では、貫通孔の内側を通ると共に基材に電気的に接続された導電部を形成する。工程（ｄ）では、誘電体層上に、導電性を有する基層を形成する。工程（ｄ）の実行により、基材、誘電体層、及び基層を積層して構成された積層体が作製される。工程（ｅ）では、基層に対して加工を施すことにより、第１部分及び第２部分上にそれぞれ、互い離間して配置された第１電極層及び第１導電層を形成する。ここで、第１導電層は、これが導電部に電気的に接続されることとなる様に形成される。工程（ｆ）では、第１絶縁層上に、該第１絶縁層の方へ第１電極層及び第１導電層を向けた姿勢で積層体を配置する。工程（ｆ）の後、工程（ｇ）において、基材に対して加工を施すことにより、第１部分及び第２部分上にそれぞれ、互いに離間して配置された第２電極層及び第２導電層を形成する。ここで、第２導電層は、これが導電部に電気的に接続されることとなる様に形成される。工程（ｇ）の実行により、積層体から積層構造体が作製される。工程（ｇ）の後、工程（ｈ）において、第１絶縁層と第２絶縁層とを、これらの間に積層構造体が介在することとなる様に、互いに積層する。
【００１３】
上記製造方法の具体的態様において、工程（ａ）は、工程（ａ１）及び工程（ａ２）を含んでいる。工程（ａ１）では、基材上に、誘電体層となる成膜層を形成する。工程（ａ２）では、成膜層に対して熱処理を施すことにより、該成膜層から誘電体層を形成する。
【００１４】
上記製造方法の他の具体的態様において、誘電体層の第２部分を、これが第１部分によって包囲されることとなる領域に設定する。そして、工程（ｅ）では、第１電極層によって第１導電層が包囲されることとなる様に、基層に対して加工を施す。又、工程（ｇ）では、第２電極層によって第２導電層が包囲されることとなる様に、基材に対して加工を施す。
【発明の効果】
【００１５】
本発明に係る積層構造体及びコンデンサ内蔵基板の製造方法によれば、コンデンサ内蔵基板に形成される配線パターンの設計自由度の低下が抑えられ、且つ積層構造体において特性不良が発生し難い。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るコンデンサ内蔵基板を示した断面図である。
【図２】コンデンサ内蔵基板が備える積層構造体の下面図である。
【図３】積層構造体の上面図である。
【図４】コンデンサ内蔵基板の製造方法にて実行される誘電体層形成工程の説明に用いられる断面図である。
【図５】製造方法にて実行される第１パターニング工程の説明に用いられる断面図である。
【図６】製造方法にて実行される基層形成工程の説明に用いられる断面図である。
【図７】製造方法にて実行される第２パターニング工程の説明に用いられる断面図である。
【図８】製造方法にて実行される第１積層工程の説明に用いられる断面図である。
【図９】製造方法にて実行される第３パターニング工程の説明に用いられる断面図である。
【図１０】製造方法にて実行される第２積層工程の説明に用いられる断面図である。
【図１１】製造方法にて実行される第４パターニング工程の説明に用いられる断面図である。
【図１２】製造方法にて実行される充填工程の説明に用いられる断面図である。
【図１３】製造方法にて実行される第５パターニング工程の説明に用いられる断面図である。
【発明を実施するための形態】
【００１７】
図１は、本発明の一実施形態に係るコンデンサ内蔵基板を示した断面図である。図１に示す様に、コンデンサ内蔵基板は、コンデンサとして機能する積層構造体１００と、絶縁基板２００とを備えている。絶縁基板２００には複数の配線が施されており、これによりプリント配線基板が構成されている。絶縁基板２００は、互いに積層された第１絶縁層２０１及び第２絶縁層２０２を含んでいる。そして、第１絶縁層２０１と第２絶縁層２０２との間に積層構造体１００が設けられ、これにより、積層構造体１００が絶縁基板２００に内蔵されている。
【００１８】
積層構造体１００は、第１電極層１１、第２電極層１２、第１導電層２１，２１、第２導電層２２，２２、誘電体層３、第１導電部４１，４１、第２導電部４２、及び第３導電部４３を備えている。
【００１９】
図２及び図３はそれぞれ、積層構造体１００の下面図及び上面図である。図１〜図３に示す様に、誘電体層３には、コンデンサを構成する第１部分３１と、該第１部分３１とは異なる２つの第２部分３２，３２とが含まれている。具体的には、誘電体層３の大部分を第１部分３１が占めている。そして、第１部分３１によって包囲された２箇所の領域に、第２部分３２，３２がそれぞれ設定されている。尚、第２部分３２は、誘電体層３の１箇所に設けられていてもよいし、２箇所に限らない複数箇所に設けられていてもよい。
【００２０】
誘電体層３は、チタン酸バリウム(BaTiO3)を主成分として含む誘電体材料から構成されている。尚、誘電体材料には、チタン酸バリウム(BaTiO3)に代えて或いはチタン酸バリウム(BaTiO3)に加えて、ニオブ酸リチウム(LiNbO3)、ホウ酸リチウム(Li2B4O7)、チタン酸ジルコン酸鉛(PbZrTiO3)、チタン酸ストロンチウム(SrTiO3)、チタン酸ジルコン酸ランタン鉛(PbLaZrTiO3)、タンタル酸リチウム(LiTaO3)、酸化亜鉛(ZnO)、酸化タンタル(Ta2O5)等、他の物質が含まれていてもよい。又、誘電体材料には、誘電体層３の特性（誘電特性、絶縁特性、強度等）を向上させるべく、種々の添加物が含まれていてもよい。
【００２１】
図１に示す様に、第１電極層１１は、第１部分３１の表面３１ａ（図１の紙面において下面）に形成されている。ここで、第１電極層１１には、互いに離間して配置された第１電極部１１１及び第２電極部１１２が含まれている。具体的には、第１電極部１１１は、表面３１ａ上の１箇所に形成されている（図１及び図２参照）。又、第２電極部１１２は、表面３１ａの広い範囲に形成されると共に、第１電極部１１１を包囲している。尚、第１電極部１１１は、表面３１ａ上の複数箇所に形成されていてもよい。
【００２２】
第１導電層２１，２１は、第２部分３２，３２に１つずつ対応して設けられている。具体的には、各第２部分３２の表面３２ａに、該第２部分３２に対応する第１導電層２１が形成されている。又、第１導電層２１，２１はそれぞれ、第１電極層１１から離間して配置されている。ここで、各第２部分３２は、第１部分３１によって包囲された領域に設定されている。従って、第１導電層２１，２１はそれぞれ、第１電極層１１（の第２電極部１１２）によって包囲されている（図２参照）。
【００２３】
第１電極層１１及び第１導電層２１，２１はそれぞれ、銅(Cu)を主成分として含む同種の導電材料から構成されている。尚、導電材料には、銅(Cu)に代えて或いは銅(Cu)に加えて、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、亜鉛(Zn)等、積層構造体１００の電極材料として好ましい他の物質が含まれていてもよい。
【００２４】
第２電極層１２は、第１部分３１の裏面３１ｂ（図１の紙面において上面）に形成されている。ここで、第２電極層１２には、互いに離間して配置された第１電極部１２１及び第２電極部１２２が含まれている。具体的には、第１電極部１２１は、裏面３１ｂ上の１箇所に形成されている（図１及び図３参照）。又、第２電極部１２２は、裏面３１ｂの広い範囲に形成されると共に、第１電極部１２１を包囲している。尚、第１電極部１２１は、裏面３１ｂ上の複数箇所に形成されていてもよい。
【００２５】
図１に示す様に、第１電極層１１の第２電極部１１２と第２電極層１２の第２電極部１２２とは、広い範囲に亘って互いに対向している。そして、第２電極部１１２，１２２と、誘電体層３の第１部分３１とによって、積層構造体１００のコンデンサ部分が構成されている。
【００２６】
第２導電層２２，２２は、第２部分３２，３２に１つずつ対応して設けられている。具体的には、各第２部分３２の裏面３２ｂに、該第２部分３２に対応する第２導電層２２が形成されている。又、第２導電層２２，２２はそれぞれ、第２電極層１２から離間して配置されている。ここで、各第２部分３２は、第１部分３１によって包囲された領域に設定されている。従って、第２導電層２２，２２はそれぞれ、第２電極層１２（の第２電極部１２２）によって包囲されている（図３参照）。
【００２７】
第２電極層１２及び第２導電層２２，２２はそれぞれ、銅(Cu)を主成分として含む同種の導電材料から構成されている。尚、導電材料には、銅(Cu)に代えて或いは銅(Cu)に加えて、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、亜鉛(Zn)等、積層構造体１００の電極材料として好ましい他の物質が含まれていてもよい。又、第２電極層１２及び第２導電層２２，２２を構成する導電材料には、第１電極層１１及び第１導電層２１，２１を構成する導電材料と同種の材料が用いられてもよいし、異種の材料が用いられてもよい。
【００２８】
第１導電部４１，４１は、それぞれが導電ビアであり、第２部分３２，３２に１つずつ対応して設けられている。各第１導電部４１は、これに対応する第２部分３２をその表面３２ａから裏面３２ｂに貫通している。そして、各第１導電部４１を通じて、これに対応する第２部分３２に設けられた第１導電層２１と第２導電層２２とが、互いに電気的に接続されている。
【００２９】
第２導電部４２及び第３導電部４３はそれぞれ、第１部分３１をその表面３１ａから裏面３１ｂに貫通する導電ビアであって、互いに離間して配置されている。そして、第２導電部４２を通じて、第１電極層１１の第２電極部１１２と第２電極層１２の第１電極部１２１とが互いに電気的に接続されている。又、第３導電部４３を通じて、第１電極層１１の第１電極部１１１と第２電極層１２の第２電極部１２２とが互いに電気的に接続されている。
【００３０】
図１に示す様に、絶縁基板２００の表面２００ａ（図１の紙面において下面）には、第１電源パターン５１１、第１グランドパターン５２１、及び第１信号パターン５３１，５３１が形成されている。第１電源パターン５１１、第１グランドパターン５２１、及び第１信号パターン５３１，５３１からはそれぞれ、第１絶縁層２０１中を積層構造体１００の方へ向かって、第１電源ビア６１１、第１グランドビア６２１、及び第１信号ビア６３１，６３１が延びている。そして、第１電源ビア６１１は、第１電極層１１の第１電極部１１１に電気的に接続されている。第１グランドビア６２１は、第１電極層１１の第２電極部１１２に電気的に接続されている。第１信号ビア６３１，６３１はそれぞれ、第１導電層２１，２１に電気的に接続されている。
【００３１】
又、絶縁基板２００の裏面２００ｂ（図１の紙面において上面）には、第２電源パターン５１２、第２グランドパターン５２２、及び第２信号パターン５３２，５３２が形成されている。第２電源パターン５１２、第２グランドパターン５２２、及び第２信号パターン５３２，５３２からはそれぞれ、第２絶縁層２０２中を積層構造体１００の方へ向かって、第２電源ビア６１２、第２グランドビア６２２、及び第２信号ビア６３２，６３２が延びている。そして、第２電源ビア６１２は、第２電極層１２の第２電極部１２２に電気的に接続されている。第２グランドビア６２２は、第２電極層１２の第１電極部１２１に電気的に接続されている。第２信号ビア６３２，６３２はそれぞれ、第２導電層２２，２２に電気的に接続されている。
【００３２】
そして、第１電源パターン５１１、第１電源ビア６１１、第１電極層１１の第１電極部１１１、第３導電部４３、第２電極層１２の第２電極部１２２、第２電源ビア６１２、及び第２電源パターン５１２によって、１つの電源ラインが構成されている。第１グランドパターン５２１、第１グランドビア６２１、第１電極層１１の第２電極部１１２、第２導電部４２、第２電極層１２の第１電極部１２１、第２グランドビア６２２、及び第２グランドパターン５２２によって、１つのグランドラインが構成されている。又、第１信号パターン５３１，５３１、第１信号ビア６３１，６３１、第１導電層２１，２１、第１導電部４１，４１、第２導電層２２，２２、第２信号ビア６３２，６３２、及び第２信号パターン５３２，５３２によって、２つの信号ラインが構成されている。
【００３３】
次に、本実施形態に係るコンデンサ内蔵基板の製造方法について説明する。該製造方法では、誘電体層形成工程、第１パターニング工程、基層形成工程、第２パターニング工程、第１積層工程、第３パターニング工程、第２積層工程、第４パターニング工程、充填工程、及び第５パターニング工程が順に実行される。
【００３４】
図４は、誘電体層形成工程の説明に用いられる断面図である。誘電体層形成工程では先ず、図４に示す様に、導電性を有する基材７を用意する。ここで、基材７は、銅(Cu)を主成分として含む導電材料から構成されたものである。基材７には、例えば金属箔を採用することが出来る。尚、導電材料には、銅(Cu)に代えて或いは銅(Cu)に加えて、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、亜鉛(Zn)等、電極材料として好ましい他の物質が含まれていてもよい。
【００３５】
誘電体層形成工程では次に、チタン酸バリウム(BaTiO3)を主成分として含む誘電体材料を用いて、図４に示す様に、基材７上に誘電体層３を形成する。尚、誘電体材料には、チタン酸バリウム(BaTiO3)に代えて或いはチタン酸バリウム(BaTiO3)に加えて、ニオブ酸リチウム(LiNbO3)、ホウ酸リチウム(Li2B4O7)、チタン酸ジルコン酸鉛(PbZrTiO3)、チタン酸ストロンチウム(SrTiO3)、チタン酸ジルコン酸ランタン鉛(PbLaZrTiO3)、タンタル酸リチウム(LiTaO3)、酸化亜鉛(ZnO)、酸化タンタル(Ta2O5)等、他の物質を含ませてもよいし、更に種々の添加物を含ませてもよい。
【００３６】
具体的には、基材７上に、誘電体層３となる成膜層を形成する。その後、成膜層に対して熱処理を施すことにより、成膜層から誘電体層３を形成する。ここで、成膜層の形成には、ゾル‐ゲル法、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法、スパッタリング法、蒸着法、粉末噴射コーティング法等の成膜法が用いられる。尚、粉末噴射コーティング法は、気体の流れを利用して、粉末をターゲット（基材７）の表面に噴き付け、これにより該ターゲットの表面上に粉末を堆積させて薄膜を形成する方法である。粉末噴射コーティング法には、ＰＪＤ(Powder Jet Deposition)法やＡＤ(Aerosol Deposition)法等の手法が存在する。
【００３７】
図５は、第１パターニング工程の説明に用いられる断面図である。図５に示す様に、第１パターニング工程では、誘電体層３に対してレーザ加工等の加工を施すことにより、誘電体層３の所定箇所に、誘電体層３をその表面から裏面まで貫通する第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３をそれぞれ形成する。具体的には、誘電体層３のうち第２部分３２，３２となる領域Ｒ２において、第１導電部４１，４１を形成せんとする箇所にそれぞれ、第１貫通孔７１，７１を形成する。又、誘電体層３のうち第１部分３１となる領域Ｒ１において、第２導電部４２及び第３導電部４３を形成せんとする箇所にそれぞれ、第２貫通孔７２及び第３貫通孔７３を形成する。ここで、領域Ｒ１，Ｒ２は、第２部分３２，３２がそれぞれ第１部分３１によって包囲されることとなる様に設定される。
【００３８】
図６は、基層形成工程の説明に用いられる断面図である。図６に示す様に、基層形成工程では、銅(Cu)を主成分として含む導電材料を用いて、誘電体層３上に、導電性を有する基層８を形成する。これにより、基材７、誘電体層３、及び基層８を積層して構成された積層体７０が作製される。尚、導電材料には、銅(Cu)に代えて或いは銅(Cu)に加えて、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、亜鉛(Zn)等、電極材料として好ましい他の物質を含ませてもよい。
【００３９】
基層８の形成には、スパッタリング法、蒸着法、メッキ法、スクリーン印刷法等の手法が用いられる。従って、基層８の形成に伴い、該形成に用いられる導電材料の一部によって第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３がそれぞれ充填され、或いは、これらの内面にそれぞれ基層８の一部が形成される。その結果、第１貫通孔７１，７１の内側にそれぞれ第１導電部４１，４１が形成され、第２貫通孔７２の内側に第２導電部４２が形成され、第３貫通孔７３の内側に第３導電部４３が形成される。そして、基層８は、第１導電部４１，４１、第２導電部４２、及び第３導電部４３をそれぞれ介して、基材７に電気的に接続される。
【００４０】
尚、第１導電部４１，４１、第２導電部４２、及び第３導電部４３の形成は、基層形成工程とは別の工程にて実行してもよい。例えば、第１パターニング工程の実行前に基層形成工程を実行する。次に、第１パターニング工程において、基層８及び誘電体層３に対してレーザ加工等の加工を施すことにより、第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３をそれぞれ形成する。このとき、第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３はそれぞれ、基層８及び誘電体層３を貫通することになる。その後、第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３をそれぞれ導電材料によって充填し、或いは、これらの内面にそれぞれ導電材料を用いて導電層を形成する。
【００４１】
図７（ａ）〜図７（ｃ）は、第２パターニング工程の説明に用いられる断面図である。第２パターニング工程では先ず、図７（ａ）に示す様に、基層８に対してマスキング処理を施す。具体的には、基層８上にレジスト膜８１を形成する。このとき、基層８のうち、第１導電層２１，２１を形成せんとする領域Ｐ１と、第１電極層１１の第１電極部１１１を形成せんとする領域Ｐ２と、第１電極層１１の第２電極部１１２を形成せんとする領域Ｐ３とをそれぞれ、レジスト膜８１によって被覆する。
【００４２】
ここで、領域Ｐ１は、誘電体層３の領域Ｒ２上に設定されると共に、第１導電層２１，２１がそれぞれ第１導電部４１，４１に電気的に接続されることとなる様に設定される。領域Ｐ２は、誘電体層３の領域Ｒ１上に設定されると共に、第１電極層１１の第１電極部１１１が第３導電部４３に電気的に接続されることとなる様に設定される。領域Ｐ３は、領域Ｒ１上に設定されると共に、第１電極層１１の第２電極部１１２が第２導電部４２に電気的に接続されることとなる様に設定される。これに加えて、領域Ｐ３は、第２電極部１１２が第１導電層２１，２１をそれぞれ包囲することとなる様に設定される。
【００４３】
第２パターニング工程では次に、図７（ｂ）に示す様に、基層８に対してレジスト膜８１側からエッチング処理を施す。具体的には、基層８のうちレジスト膜８１に覆われていない部分を、誘電体層３の一部が露出するまで除去する。その後、図７（ｃ）に示す様に、レジスト膜８１を除去する。これにより、誘電体層３上には、基層８のうちレジスト膜８１によって覆われていた部分が残置する。その結果、領域Ｐ１に第１導電層２１，２１が形成され、領域Ｐ２，Ｐ３にそれぞれ第１電極層１１の第１電極部１１１及び第２電極部１１２が形成される。
【００４４】
図８（ａ）及び図８（ｂ）は、第１積層工程の説明に用いられる断面図である。第１積層工程では先ず、図８（ａ）に示す様に、第１絶縁層２０１を用意する。第１絶縁層２０１は、例えばコア層である。第１絶縁層２０１には予め、該第１絶縁層２０１の所定箇所に、第１電源ビア６１１、第１グランドビア６２１、及び第１信号ビア６３１，６３１を形成しておく。又、第１絶縁層２０１の片面に、第１電源パターン５１１、第１グランドパターン５２１、及び第１信号パターン５３１，５３１となる基層９１を形成しておく。一例として、基層９１は、第１絶縁層２０１の片面に金属箔を貼り付けることにより形成することが出来る。
【００４５】
第１積層工程では次に、図８（ａ）及び図８（ｂ）に示す様に、第１絶縁層２０１上（基層９１の形成面とは反対側の面上）に積層体７０を積み重ねる。このとき、積層体７０を、第１絶縁層２０１の方へ第１電極層１１及び第１導電層２１，２１を向けた姿勢で、第１絶縁層２０１上に配置する。そして、第１電源ビア６１１及び第１グランドビア６２１に対して、第１電極層１１の第１電極部１１１及び第２電極部１１２をそれぞれ電気的に接続する。又、第１信号ビア６３１，６３１に対して、第１導電層２１，２１をそれぞれ電気的に接続する。
【００４６】
図９（ａ）〜図９（ｃ）は、第３パターニング工程の説明に用いられる断面図である。第３パターニング工程では先ず、図９（ａ）に示す様に、基材７に対してマスキング処理を施す。具体的には、基材７上にレジスト膜８２を形成する。このとき、基材７のうち、第２導電層２２，２２を形成せんとする領域Ｐ４と、第２電極層１２の第１電極部１２１を形成せんとする領域Ｐ５と、第２電極層１２の第２電極部１２２を形成せんとする領域Ｐ６とをそれぞれ、レジスト膜８２によって被覆する。
【００４７】
ここで、領域Ｐ４は、誘電体層３の領域Ｒ２上に設定されると共に、第２導電層２２，２２がそれぞれ第１導電部４１，４１に電気的に接続されることとなる様に設定される。領域Ｐ５は、誘電体層３の領域Ｒ１上に設定されると共に、第２電極層１２の第１電極部１２１が第２導電部４２に電気的に接続されることとなる様に設定される。領域Ｐ６は、領域Ｒ１上に設定されると共に、第２電極層１２の第２電極部１２２が第３導電部４３に電気的に接続されることとなる様に設定される。これに加えて、領域Ｐ６は、第２電極部１２２が第２導電層２２，２２をそれぞれ包囲することとなる様に設定される。
【００４８】
更に、図９（ａ）に示す様に、基層９１に対してマスキング処理を施す。具体的には、基層９１上にレジスト膜８３を形成する。このとき、基層９１のうち、第１電源パターン５１１を形成せんとする領域Ｐ７と、第１グランドパターン５２１を形成せんとする領域Ｐ８と、第１信号パターン５３１，５３１を形成せんとする領域Ｐ９とをそれぞれ、レジスト膜８３によって被覆する。
【００４９】
第３パターニング工程では次に、図９（ｂ）に示す様に、基材７に対してレジスト膜８２側からエッチング処理を施す。具体的には、基材７のうちレジスト膜８２に覆われていない部分を、誘電体層３の一部が露出するまで除去する。その後、図９（ｃ）に示す様に、レジスト膜８２を除去する。これにより、誘電体層３上には、基材７のうちレジスト膜８２によって覆われていた部分が残置する。その結果、領域Ｐ４に第２導電層２２，２２が形成され、領域Ｐ５，Ｐ６にそれぞれ第２電極層１２の第１電極部１２１及び第２電極部１２２が形成される。第３パターニング工程の実行により積層体７０に対して加工が施され、その結果、積層構造体１００が完成する。
【００５０】
基材７のエッチング処理に並行して、図９（ｂ）に示す様に、基層９１に対してレジスト膜８３側からエッチング処理を施す。具体的には、基層９１のうちレジスト膜８３に覆われていない部分を、第１絶縁層２０１の一部が露出するまで除去する。その後、図９（ｃ）に示す様に、レジスト膜８３を除去する。これにより、第１絶縁層２０１上には、基層９１のうちレジスト膜８３によって覆われていた部分が残置する。その結果、領域Ｐ７，Ｐ８にそれぞれ第１電源パターン５１１及び第１グランドパターン５２１が形成され、領域Ｐ９に第１信号パターン５３１，５３１が形成される。
【００５１】
尚、基層９１に対してマスキング処理及びエッチング処理を施す一連の工程は、基材７に対してマスキング処理及びエッチング処理を施す一連の工程とは別の工程にて実行されてもよい。
【００５２】
図１０は、第２積層工程の説明に用いられる断面図である。図１０に示す様に、第２積層工程では、第２絶縁層２０２を用意する。第２絶縁層２０２には予め、第２絶縁層２０２の片面に、第２電源パターン５１２、第２グランドパターン５２２、及び第２信号パターン５３２，５３２となる基層９２を形成しておく。一例として、基層９２は、第２絶縁層２０２の片面に金属箔を貼り付けることにより形成することが出来る。
【００５３】
第２積層工程では次に、第１絶縁層２０１と第２絶縁層２０２とを、これらの間に積層構造体１００が介在することとなる様に、互いに積層する。具体的には、第２絶縁層２０２を、基層９２の形成面とは反対側の面を積層構造体１００の方へ向けた姿勢で、積層構造体１００上に積み重ねる。その結果、第１絶縁層２０１と第２絶縁層２０２とによって絶縁基板２００が構成されると共に、該絶縁基板２００に積層構造体１００が内蔵される。
【００５４】
図１１は、第４パターニング工程の説明に用いられる断面図である。図１１に示す様に、第４パターニング工程では、基層９２及び第２絶縁層２０２に対してレーザ加工等の加工を施すことにより、基層９２及び第２絶縁層２０２を貫通する第４貫通孔７４、第５貫通孔７５、及び第６貫通孔７６，７６をそれぞれ形成する。そして、第４貫通孔７４及び第５貫通孔７５の形成により、第２電極層１２の第２電極部１２２及び第１電極部１２１をそれぞれ露出させる。又、第６貫通孔７６，７６の形成により、第２導電層２２，２２をそれぞれ露出させる。
【００５５】
図１２は、充填工程の説明に用いられる断面図である。図１２に示す様に、充填工程では、導電材料を用いて、第４貫通孔７４、第５貫通孔７５、及び第６貫通孔７６，７６をそれぞれ充填する。導電材料の充填には、スパッタリング法、蒸着法、メッキ法、スクリーン印刷法等の手法を用いることが出来る。充填工程の実行により、第４貫通孔７４及び第５貫通孔７５の内側にそれぞれ第２電源ビア６１２及び第２グランドビア６２２が形成される。そして、第２電極層１２の第１電極部１２１及び第２電極部１２２にそれぞれ、第２グランドビア６２２及び第２電源ビア６１２が電気的に接続される。又、第６貫通孔７６，７６の内側にそれぞれ第２信号ビア６３２，６３２が形成される。そして、第２導電層２２，２２にそれぞれ、第２信号ビア６３２，６３２が電気的に接続される。
【００５６】
図１３（ａ）及び図１３（ｂ）は、第５パターニング工程の説明に用いられる断面図である。第５パターニング工程では先ず、図１３（ａ）に示す様に、基層９２に対してマスキング処理を施す。具体的には、基層９２上にレジスト膜８４を形成する。このとき、基層９２のうち、第２電源パターン５１２を形成せんとする領域Ｐ１０と、第２グランドパターン５２２を形成せんとする領域Ｐ１１と、第２信号パターン５３２，５３２を形成せんとする領域Ｐ１２とをそれぞれ、レジスト膜８４によって被覆する。
【００５７】
第５パターニング工程では次に、図１３（ｂ）に示す様に、基層９２に対してレジスト膜８４側からエッチング処理を施す。具体的には、基層９２のうちレジスト膜８４に覆われていない部分を、第２絶縁層２０２の一部が露出するまで除去する。その後、レジスト膜８４を除去する。これにより、第２絶縁層２０２上には、基層９２のうちレジスト膜８４によって覆われていた部分が残置する。その結果、領域Ｐ１０，Ｐ１１にそれぞれ第２電源パターン５１２及び第２グランドパターン５２２が形成され、領域Ｐ１２に第２信号パターン５３２，５３２が形成される。その結果、図１に示されるコンデンサ内蔵基板が完成する。
【００５８】
上記製造方法によれば、積層構造体１００には、これが絶縁基板２００に内蔵される前に（第２積層工程が実行される前に）、第１導電部４１，４１、第２導電部４２、及び第３導電部４３がそれぞれ誘電体層３に形成される。ここで、各第１導電部４１は信号ラインの一部を構成する。又、第２導電部４２はグランドラインの一部を構成し、第３導電部４３は電源ラインの一部を構成する。従って、積層構造体１００を絶縁基板２００に内蔵した後の過程において、誘電体層３に対しては、配線形成のための加工を施さなくて済む。よって、誘電体層３には、配線形成に伴う損傷が発生し難く、その結果、積層構造体１００には特性不良が発生し難い。
【００５９】
又、上記製造方法によれば、第１電極層１１と各第１導電部４１との間、並びに第２電極層１２と各第１導電部４１との間に、電気的な短絡が生じ難い。従って、第１電極層１１と各第１導電部４１との間の距離、並びに第２電極層１２と各第１導電部４１との間の距離をそれぞれ、小さい寸法に設計することが可能である。よって、第１電極層１１の第２電極部１１２と第２電極層１２の第２電極部１２２との対向面積を増大させることが出来る。
【００６０】
更に、上記製造方法によれば、誘電体層形成工程を第１絶縁層２０１上で実行しなくて済む。従って、誘電体層形成工程において、誘電体層３となる成膜層に対して熱処理を施すことが出来る。誘電体層形成工程にて熱処理を行うことにより、誘電体層３の結晶性が高まり、その結果、誘電体層３において高い誘電特性が得られることになる。
【００６１】
上記コンデンサ内蔵基板においては、電源ライン、グランドライン、及び信号ラインがそれぞれ、積層構造体１００を貫通することになる。従って、積層構造体１００の周りを迂回させて配線を形成する必要がなくなる。よって、積層構造体１００のコンデンサ部分の面積を拡げて高容量化を実現した場合でも、配線パターンの設計自由度の低下が抑えられる。
【００６２】
尚、本発明の各部構成は上記実施形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、上記コンデンサ内蔵基板において、積層構造体１００は、第２導電部４２及び／又は第３導電部４３が設けられていない構成を有し、該構成に応じて、第１電極層１１及び第２電極層１２の構成、並びに電源ライン及びグランドラインの構成がそれぞれ変更されてもよい。
【符号の説明】
【００６３】
１００ 積層構造体
２００ 絶縁基板
２０１ 第１絶縁層
２０２ 第２絶縁層
１１ 第１電極層
１１１ 第１電極部
１１２ 第２電極部
１２ 第２電極層
１２１ 第１電極部
１２２ 第２電極部
２１ 第１導電層
２２ 第２導電層
３ 誘電体層
３１ 第１部分
３１ａ 表面
３１ｂ 裏面
３２ 第２部分
３２ａ 表面
３２ｂ 裏面
４１ 第１導電部
４２ 第２導電部
４３ 第３導電部
７ 基材
７０ 積層体
７１ 第１貫通孔
７２ 第２貫通孔
７３ 第３貫通孔
８ 基層
【技術分野】
【０００１】
本発明は、コンデンサとしての機能を有する積層構造体、及び該積層構造体を備えたコンデンサ内蔵基板の製造方法に関する。
【背景技術】
【０００２】
本願に関連する技術として、プリント配線基板内に薄膜キャパシタを埋め込む技術が存在する（例えば、特許文献１参照）。具体的には、プリント配線基板は、互いに積層された第１絶縁層及び第２絶縁層を含んでいる。薄膜キャパシタは、第１電極層と、該第１電極層上に形成された誘電体層と、該誘電体層上に形成された第２電極層とから構成されており、シート状である。そして、薄膜キャパシタは、これを第１絶縁層と第２絶縁層との間に介在させることにより、プリント配線基板に内蔵される。この技術により作製されたプリント配線基板は、コンデンサ内蔵基板と呼ばれ、プリント配線基板の小型化及び薄膜化が可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１９１５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、コンデンサ内蔵基板の小型化や、コンデンサ内蔵基板に搭載する能動素子の高性能化に伴い、薄膜キャパシタの高容量化（静電容量を増大させること）が望まれている。高容量化の実現には、薄膜キャパシタの面積を増大させる必要がある。その一方で、コンデンサ内蔵基板に形成される電源ライン、グランドライン、又は信号ライン等の配線について、第１絶縁層から第２絶縁層へ配線を引き延ばす場合、或いは第２絶縁層から第１絶縁層へ配線を引き延ばす場合、薄膜キャパシタの周りを迂回させて配線を形成しなければならない。このため、薄膜キャパシタの面積が増大すると、配線の形成箇所が制限され、その結果、配線パターンの設計自由度が低下することになる。
【０００５】
コンデンサ内蔵基板において、配線の一部である導電ビアが薄膜キャパシタを貫通した構成が提案されている（例えば、特許文献１参照）。この構成によれば、配線の形成箇所が制限され難くなり、従って配線パターンの設計自由度の低下が抑えられることになる。
【０００６】
その一方で、上記導電ビアを形成する場合、薄膜キャパシタを絶縁基板に内蔵した後に、薄膜キャパシタに対して、導電ビアを通すための貫通孔を形成する必要があった。このため、クラック等の機械的な損傷が誘電体層に生じ易かった。又、貫通孔の形成後に行うデスミア処理やメッキ処理にて使用する処理液の影響により、浸食等の化学的な損傷が誘電体層に生じ易かった。そして、これらの損傷が原因となって、薄膜キャパシタの電極と導電ビアとが、互いに離間すべき箇所において電気的に短絡する虞があった。
【０００７】
そこで本発明の目的は、コンデンサ内蔵基板に形成される配線パターンの設計自由度の低下を抑えることが出来、且つ特性不良が発生し難い積層構造体を提供することである。又、その様な積層構造体を備えたコンデンサ内蔵基板の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る積層構造体は、コンデンサとしての機能を有する積層構造体であって、誘電体層、第１電極層、第２電極層、第１導電層、第２導電層、及び第１導電部を備えている。第１電極層は、誘電体層のうちコンデンサを構成する第１部分にて、該第１部分の表面に形成されている。第２電極層は、第１部分の裏面に形成されている。第１導電層は、誘電体層のうち第１部分とは異なる第２部分にて、該第２部分の表面に形成されると共に、第１電極層から離間して配置されている。第２導電層は、第２部分の裏面に形成されると共に、第２電極層から離間して配置されている。第１導電部は、第２部分をその表面から裏面に貫通すると共に、第１導電層と第２導電層とを互いに電気的に接続している。
【０００９】
上記積層構造体の具体的構成において、第２部分は、第１部分によって包囲された領域に設定されており、第１電極層によって第１導電層が包囲され、第２電極層によって第２導電層が包囲されている。
【００１０】
上記積層構造体の他の具体的構成において、第２電極層には、互いに離間して配置された第１電極部及び第２電極部が含まれている。又、第１部分には、該第１部分をその表面から裏面に貫通する第２導電部が形成されている。そして、第２導電部を通じて、第１電極部と第１電極層とが互いに電気的に接続されている。
【００１１】
本発明に係る製造方法は、コンデンサ内蔵基板を製造する方法である。該コンデンサ内蔵基板は、コンデンサとして機能する積層構造体と、絶縁基板とを備えている。該絶縁基板は、互いに積層された第１絶縁層及び第２絶縁層を含んでおり、第１絶縁層と第２絶縁層との間に積層構造体を介在させることにより積層構造体が絶縁基板に内蔵されている。
【００１２】
上記製造方法は、工程（ａ）乃至工程（ｈ）を有している。工程（ａ）では、導電性を有する基材上に誘電体層を形成する。工程（ｂ）では、誘電体層に対して加工を施すことにより、誘電体層のうちコンデンサが構成される第１部分とは異なる第２部分に貫通孔を形成する。工程（ｃ）では、貫通孔の内側を通ると共に基材に電気的に接続された導電部を形成する。工程（ｄ）では、誘電体層上に、導電性を有する基層を形成する。工程（ｄ）の実行により、基材、誘電体層、及び基層を積層して構成された積層体が作製される。工程（ｅ）では、基層に対して加工を施すことにより、第１部分及び第２部分上にそれぞれ、互い離間して配置された第１電極層及び第１導電層を形成する。ここで、第１導電層は、これが導電部に電気的に接続されることとなる様に形成される。工程（ｆ）では、第１絶縁層上に、該第１絶縁層の方へ第１電極層及び第１導電層を向けた姿勢で積層体を配置する。工程（ｆ）の後、工程（ｇ）において、基材に対して加工を施すことにより、第１部分及び第２部分上にそれぞれ、互いに離間して配置された第２電極層及び第２導電層を形成する。ここで、第２導電層は、これが導電部に電気的に接続されることとなる様に形成される。工程（ｇ）の実行により、積層体から積層構造体が作製される。工程（ｇ）の後、工程（ｈ）において、第１絶縁層と第２絶縁層とを、これらの間に積層構造体が介在することとなる様に、互いに積層する。
【００１３】
上記製造方法の具体的態様において、工程（ａ）は、工程（ａ１）及び工程（ａ２）を含んでいる。工程（ａ１）では、基材上に、誘電体層となる成膜層を形成する。工程（ａ２）では、成膜層に対して熱処理を施すことにより、該成膜層から誘電体層を形成する。
【００１４】
上記製造方法の他の具体的態様において、誘電体層の第２部分を、これが第１部分によって包囲されることとなる領域に設定する。そして、工程（ｅ）では、第１電極層によって第１導電層が包囲されることとなる様に、基層に対して加工を施す。又、工程（ｇ）では、第２電極層によって第２導電層が包囲されることとなる様に、基材に対して加工を施す。
【発明の効果】
【００１５】
本発明に係る積層構造体及びコンデンサ内蔵基板の製造方法によれば、コンデンサ内蔵基板に形成される配線パターンの設計自由度の低下が抑えられ、且つ積層構造体において特性不良が発生し難い。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るコンデンサ内蔵基板を示した断面図である。
【図２】コンデンサ内蔵基板が備える積層構造体の下面図である。
【図３】積層構造体の上面図である。
【図４】コンデンサ内蔵基板の製造方法にて実行される誘電体層形成工程の説明に用いられる断面図である。
【図５】製造方法にて実行される第１パターニング工程の説明に用いられる断面図である。
【図６】製造方法にて実行される基層形成工程の説明に用いられる断面図である。
【図７】製造方法にて実行される第２パターニング工程の説明に用いられる断面図である。
【図８】製造方法にて実行される第１積層工程の説明に用いられる断面図である。
【図９】製造方法にて実行される第３パターニング工程の説明に用いられる断面図である。
【図１０】製造方法にて実行される第２積層工程の説明に用いられる断面図である。
【図１１】製造方法にて実行される第４パターニング工程の説明に用いられる断面図である。
【図１２】製造方法にて実行される充填工程の説明に用いられる断面図である。
【図１３】製造方法にて実行される第５パターニング工程の説明に用いられる断面図である。
【発明を実施するための形態】
【００１７】
図１は、本発明の一実施形態に係るコンデンサ内蔵基板を示した断面図である。図１に示す様に、コンデンサ内蔵基板は、コンデンサとして機能する積層構造体１００と、絶縁基板２００とを備えている。絶縁基板２００には複数の配線が施されており、これによりプリント配線基板が構成されている。絶縁基板２００は、互いに積層された第１絶縁層２０１及び第２絶縁層２０２を含んでいる。そして、第１絶縁層２０１と第２絶縁層２０２との間に積層構造体１００が設けられ、これにより、積層構造体１００が絶縁基板２００に内蔵されている。
【００１８】
積層構造体１００は、第１電極層１１、第２電極層１２、第１導電層２１，２１、第２導電層２２，２２、誘電体層３、第１導電部４１，４１、第２導電部４２、及び第３導電部４３を備えている。
【００１９】
図２及び図３はそれぞれ、積層構造体１００の下面図及び上面図である。図１〜図３に示す様に、誘電体層３には、コンデンサを構成する第１部分３１と、該第１部分３１とは異なる２つの第２部分３２，３２とが含まれている。具体的には、誘電体層３の大部分を第１部分３１が占めている。そして、第１部分３１によって包囲された２箇所の領域に、第２部分３２，３２がそれぞれ設定されている。尚、第２部分３２は、誘電体層３の１箇所に設けられていてもよいし、２箇所に限らない複数箇所に設けられていてもよい。
【００２０】
誘電体層３は、チタン酸バリウム(BaTiO3)を主成分として含む誘電体材料から構成されている。尚、誘電体材料には、チタン酸バリウム(BaTiO3)に代えて或いはチタン酸バリウム(BaTiO3)に加えて、ニオブ酸リチウム(LiNbO3)、ホウ酸リチウム(Li2B4O7)、チタン酸ジルコン酸鉛(PbZrTiO3)、チタン酸ストロンチウム(SrTiO3)、チタン酸ジルコン酸ランタン鉛(PbLaZrTiO3)、タンタル酸リチウム(LiTaO3)、酸化亜鉛(ZnO)、酸化タンタル(Ta2O5)等、他の物質が含まれていてもよい。又、誘電体材料には、誘電体層３の特性（誘電特性、絶縁特性、強度等）を向上させるべく、種々の添加物が含まれていてもよい。
【００２１】
図１に示す様に、第１電極層１１は、第１部分３１の表面３１ａ（図１の紙面において下面）に形成されている。ここで、第１電極層１１には、互いに離間して配置された第１電極部１１１及び第２電極部１１２が含まれている。具体的には、第１電極部１１１は、表面３１ａ上の１箇所に形成されている（図１及び図２参照）。又、第２電極部１１２は、表面３１ａの広い範囲に形成されると共に、第１電極部１１１を包囲している。尚、第１電極部１１１は、表面３１ａ上の複数箇所に形成されていてもよい。
【００２２】
第１導電層２１，２１は、第２部分３２，３２に１つずつ対応して設けられている。具体的には、各第２部分３２の表面３２ａに、該第２部分３２に対応する第１導電層２１が形成されている。又、第１導電層２１，２１はそれぞれ、第１電極層１１から離間して配置されている。ここで、各第２部分３２は、第１部分３１によって包囲された領域に設定されている。従って、第１導電層２１，２１はそれぞれ、第１電極層１１（の第２電極部１１２）によって包囲されている（図２参照）。
【００２３】
第１電極層１１及び第１導電層２１，２１はそれぞれ、銅(Cu)を主成分として含む同種の導電材料から構成されている。尚、導電材料には、銅(Cu)に代えて或いは銅(Cu)に加えて、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、亜鉛(Zn)等、積層構造体１００の電極材料として好ましい他の物質が含まれていてもよい。
【００２４】
第２電極層１２は、第１部分３１の裏面３１ｂ（図１の紙面において上面）に形成されている。ここで、第２電極層１２には、互いに離間して配置された第１電極部１２１及び第２電極部１２２が含まれている。具体的には、第１電極部１２１は、裏面３１ｂ上の１箇所に形成されている（図１及び図３参照）。又、第２電極部１２２は、裏面３１ｂの広い範囲に形成されると共に、第１電極部１２１を包囲している。尚、第１電極部１２１は、裏面３１ｂ上の複数箇所に形成されていてもよい。
【００２５】
図１に示す様に、第１電極層１１の第２電極部１１２と第２電極層１２の第２電極部１２２とは、広い範囲に亘って互いに対向している。そして、第２電極部１１２，１２２と、誘電体層３の第１部分３１とによって、積層構造体１００のコンデンサ部分が構成されている。
【００２６】
第２導電層２２，２２は、第２部分３２，３２に１つずつ対応して設けられている。具体的には、各第２部分３２の裏面３２ｂに、該第２部分３２に対応する第２導電層２２が形成されている。又、第２導電層２２，２２はそれぞれ、第２電極層１２から離間して配置されている。ここで、各第２部分３２は、第１部分３１によって包囲された領域に設定されている。従って、第２導電層２２，２２はそれぞれ、第２電極層１２（の第２電極部１２２）によって包囲されている（図３参照）。
【００２７】
第２電極層１２及び第２導電層２２，２２はそれぞれ、銅(Cu)を主成分として含む同種の導電材料から構成されている。尚、導電材料には、銅(Cu)に代えて或いは銅(Cu)に加えて、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、亜鉛(Zn)等、積層構造体１００の電極材料として好ましい他の物質が含まれていてもよい。又、第２電極層１２及び第２導電層２２，２２を構成する導電材料には、第１電極層１１及び第１導電層２１，２１を構成する導電材料と同種の材料が用いられてもよいし、異種の材料が用いられてもよい。
【００２８】
第１導電部４１，４１は、それぞれが導電ビアであり、第２部分３２，３２に１つずつ対応して設けられている。各第１導電部４１は、これに対応する第２部分３２をその表面３２ａから裏面３２ｂに貫通している。そして、各第１導電部４１を通じて、これに対応する第２部分３２に設けられた第１導電層２１と第２導電層２２とが、互いに電気的に接続されている。
【００２９】
第２導電部４２及び第３導電部４３はそれぞれ、第１部分３１をその表面３１ａから裏面３１ｂに貫通する導電ビアであって、互いに離間して配置されている。そして、第２導電部４２を通じて、第１電極層１１の第２電極部１１２と第２電極層１２の第１電極部１２１とが互いに電気的に接続されている。又、第３導電部４３を通じて、第１電極層１１の第１電極部１１１と第２電極層１２の第２電極部１２２とが互いに電気的に接続されている。
【００３０】
図１に示す様に、絶縁基板２００の表面２００ａ（図１の紙面において下面）には、第１電源パターン５１１、第１グランドパターン５２１、及び第１信号パターン５３１，５３１が形成されている。第１電源パターン５１１、第１グランドパターン５２１、及び第１信号パターン５３１，５３１からはそれぞれ、第１絶縁層２０１中を積層構造体１００の方へ向かって、第１電源ビア６１１、第１グランドビア６２１、及び第１信号ビア６３１，６３１が延びている。そして、第１電源ビア６１１は、第１電極層１１の第１電極部１１１に電気的に接続されている。第１グランドビア６２１は、第１電極層１１の第２電極部１１２に電気的に接続されている。第１信号ビア６３１，６３１はそれぞれ、第１導電層２１，２１に電気的に接続されている。
【００３１】
又、絶縁基板２００の裏面２００ｂ（図１の紙面において上面）には、第２電源パターン５１２、第２グランドパターン５２２、及び第２信号パターン５３２，５３２が形成されている。第２電源パターン５１２、第２グランドパターン５２２、及び第２信号パターン５３２，５３２からはそれぞれ、第２絶縁層２０２中を積層構造体１００の方へ向かって、第２電源ビア６１２、第２グランドビア６２２、及び第２信号ビア６３２，６３２が延びている。そして、第２電源ビア６１２は、第２電極層１２の第２電極部１２２に電気的に接続されている。第２グランドビア６２２は、第２電極層１２の第１電極部１２１に電気的に接続されている。第２信号ビア６３２，６３２はそれぞれ、第２導電層２２，２２に電気的に接続されている。
【００３２】
そして、第１電源パターン５１１、第１電源ビア６１１、第１電極層１１の第１電極部１１１、第３導電部４３、第２電極層１２の第２電極部１２２、第２電源ビア６１２、及び第２電源パターン５１２によって、１つの電源ラインが構成されている。第１グランドパターン５２１、第１グランドビア６２１、第１電極層１１の第２電極部１１２、第２導電部４２、第２電極層１２の第１電極部１２１、第２グランドビア６２２、及び第２グランドパターン５２２によって、１つのグランドラインが構成されている。又、第１信号パターン５３１，５３１、第１信号ビア６３１，６３１、第１導電層２１，２１、第１導電部４１，４１、第２導電層２２，２２、第２信号ビア６３２，６３２、及び第２信号パターン５３２，５３２によって、２つの信号ラインが構成されている。
【００３３】
次に、本実施形態に係るコンデンサ内蔵基板の製造方法について説明する。該製造方法では、誘電体層形成工程、第１パターニング工程、基層形成工程、第２パターニング工程、第１積層工程、第３パターニング工程、第２積層工程、第４パターニング工程、充填工程、及び第５パターニング工程が順に実行される。
【００３４】
図４は、誘電体層形成工程の説明に用いられる断面図である。誘電体層形成工程では先ず、図４に示す様に、導電性を有する基材７を用意する。ここで、基材７は、銅(Cu)を主成分として含む導電材料から構成されたものである。基材７には、例えば金属箔を採用することが出来る。尚、導電材料には、銅(Cu)に代えて或いは銅(Cu)に加えて、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、亜鉛(Zn)等、電極材料として好ましい他の物質が含まれていてもよい。
【００３５】
誘電体層形成工程では次に、チタン酸バリウム(BaTiO3)を主成分として含む誘電体材料を用いて、図４に示す様に、基材７上に誘電体層３を形成する。尚、誘電体材料には、チタン酸バリウム(BaTiO3)に代えて或いはチタン酸バリウム(BaTiO3)に加えて、ニオブ酸リチウム(LiNbO3)、ホウ酸リチウム(Li2B4O7)、チタン酸ジルコン酸鉛(PbZrTiO3)、チタン酸ストロンチウム(SrTiO3)、チタン酸ジルコン酸ランタン鉛(PbLaZrTiO3)、タンタル酸リチウム(LiTaO3)、酸化亜鉛(ZnO)、酸化タンタル(Ta2O5)等、他の物質を含ませてもよいし、更に種々の添加物を含ませてもよい。
【００３６】
具体的には、基材７上に、誘電体層３となる成膜層を形成する。その後、成膜層に対して熱処理を施すことにより、成膜層から誘電体層３を形成する。ここで、成膜層の形成には、ゾル‐ゲル法、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法、スパッタリング法、蒸着法、粉末噴射コーティング法等の成膜法が用いられる。尚、粉末噴射コーティング法は、気体の流れを利用して、粉末をターゲット（基材７）の表面に噴き付け、これにより該ターゲットの表面上に粉末を堆積させて薄膜を形成する方法である。粉末噴射コーティング法には、ＰＪＤ(Powder Jet Deposition)法やＡＤ(Aerosol Deposition)法等の手法が存在する。
【００３７】
図５は、第１パターニング工程の説明に用いられる断面図である。図５に示す様に、第１パターニング工程では、誘電体層３に対してレーザ加工等の加工を施すことにより、誘電体層３の所定箇所に、誘電体層３をその表面から裏面まで貫通する第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３をそれぞれ形成する。具体的には、誘電体層３のうち第２部分３２，３２となる領域Ｒ２において、第１導電部４１，４１を形成せんとする箇所にそれぞれ、第１貫通孔７１，７１を形成する。又、誘電体層３のうち第１部分３１となる領域Ｒ１において、第２導電部４２及び第３導電部４３を形成せんとする箇所にそれぞれ、第２貫通孔７２及び第３貫通孔７３を形成する。ここで、領域Ｒ１，Ｒ２は、第２部分３２，３２がそれぞれ第１部分３１によって包囲されることとなる様に設定される。
【００３８】
図６は、基層形成工程の説明に用いられる断面図である。図６に示す様に、基層形成工程では、銅(Cu)を主成分として含む導電材料を用いて、誘電体層３上に、導電性を有する基層８を形成する。これにより、基材７、誘電体層３、及び基層８を積層して構成された積層体７０が作製される。尚、導電材料には、銅(Cu)に代えて或いは銅(Cu)に加えて、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、亜鉛(Zn)等、電極材料として好ましい他の物質を含ませてもよい。
【００３９】
基層８の形成には、スパッタリング法、蒸着法、メッキ法、スクリーン印刷法等の手法が用いられる。従って、基層８の形成に伴い、該形成に用いられる導電材料の一部によって第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３がそれぞれ充填され、或いは、これらの内面にそれぞれ基層８の一部が形成される。その結果、第１貫通孔７１，７１の内側にそれぞれ第１導電部４１，４１が形成され、第２貫通孔７２の内側に第２導電部４２が形成され、第３貫通孔７３の内側に第３導電部４３が形成される。そして、基層８は、第１導電部４１，４１、第２導電部４２、及び第３導電部４３をそれぞれ介して、基材７に電気的に接続される。
【００４０】
尚、第１導電部４１，４１、第２導電部４２、及び第３導電部４３の形成は、基層形成工程とは別の工程にて実行してもよい。例えば、第１パターニング工程の実行前に基層形成工程を実行する。次に、第１パターニング工程において、基層８及び誘電体層３に対してレーザ加工等の加工を施すことにより、第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３をそれぞれ形成する。このとき、第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３はそれぞれ、基層８及び誘電体層３を貫通することになる。その後、第１貫通孔７１，７１、第２貫通孔７２、及び第３貫通孔７３をそれぞれ導電材料によって充填し、或いは、これらの内面にそれぞれ導電材料を用いて導電層を形成する。
【００４１】
図７（ａ）〜図７（ｃ）は、第２パターニング工程の説明に用いられる断面図である。第２パターニング工程では先ず、図７（ａ）に示す様に、基層８に対してマスキング処理を施す。具体的には、基層８上にレジスト膜８１を形成する。このとき、基層８のうち、第１導電層２１，２１を形成せんとする領域Ｐ１と、第１電極層１１の第１電極部１１１を形成せんとする領域Ｐ２と、第１電極層１１の第２電極部１１２を形成せんとする領域Ｐ３とをそれぞれ、レジスト膜８１によって被覆する。
【００４２】
ここで、領域Ｐ１は、誘電体層３の領域Ｒ２上に設定されると共に、第１導電層２１，２１がそれぞれ第１導電部４１，４１に電気的に接続されることとなる様に設定される。領域Ｐ２は、誘電体層３の領域Ｒ１上に設定されると共に、第１電極層１１の第１電極部１１１が第３導電部４３に電気的に接続されることとなる様に設定される。領域Ｐ３は、領域Ｒ１上に設定されると共に、第１電極層１１の第２電極部１１２が第２導電部４２に電気的に接続されることとなる様に設定される。これに加えて、領域Ｐ３は、第２電極部１１２が第１導電層２１，２１をそれぞれ包囲することとなる様に設定される。
【００４３】
第２パターニング工程では次に、図７（ｂ）に示す様に、基層８に対してレジスト膜８１側からエッチング処理を施す。具体的には、基層８のうちレジスト膜８１に覆われていない部分を、誘電体層３の一部が露出するまで除去する。その後、図７（ｃ）に示す様に、レジスト膜８１を除去する。これにより、誘電体層３上には、基層８のうちレジスト膜８１によって覆われていた部分が残置する。その結果、領域Ｐ１に第１導電層２１，２１が形成され、領域Ｐ２，Ｐ３にそれぞれ第１電極層１１の第１電極部１１１及び第２電極部１１２が形成される。
【００４４】
図８（ａ）及び図８（ｂ）は、第１積層工程の説明に用いられる断面図である。第１積層工程では先ず、図８（ａ）に示す様に、第１絶縁層２０１を用意する。第１絶縁層２０１は、例えばコア層である。第１絶縁層２０１には予め、該第１絶縁層２０１の所定箇所に、第１電源ビア６１１、第１グランドビア６２１、及び第１信号ビア６３１，６３１を形成しておく。又、第１絶縁層２０１の片面に、第１電源パターン５１１、第１グランドパターン５２１、及び第１信号パターン５３１，５３１となる基層９１を形成しておく。一例として、基層９１は、第１絶縁層２０１の片面に金属箔を貼り付けることにより形成することが出来る。
【００４５】
第１積層工程では次に、図８（ａ）及び図８（ｂ）に示す様に、第１絶縁層２０１上（基層９１の形成面とは反対側の面上）に積層体７０を積み重ねる。このとき、積層体７０を、第１絶縁層２０１の方へ第１電極層１１及び第１導電層２１，２１を向けた姿勢で、第１絶縁層２０１上に配置する。そして、第１電源ビア６１１及び第１グランドビア６２１に対して、第１電極層１１の第１電極部１１１及び第２電極部１１２をそれぞれ電気的に接続する。又、第１信号ビア６３１，６３１に対して、第１導電層２１，２１をそれぞれ電気的に接続する。
【００４６】
図９（ａ）〜図９（ｃ）は、第３パターニング工程の説明に用いられる断面図である。第３パターニング工程では先ず、図９（ａ）に示す様に、基材７に対してマスキング処理を施す。具体的には、基材７上にレジスト膜８２を形成する。このとき、基材７のうち、第２導電層２２，２２を形成せんとする領域Ｐ４と、第２電極層１２の第１電極部１２１を形成せんとする領域Ｐ５と、第２電極層１２の第２電極部１２２を形成せんとする領域Ｐ６とをそれぞれ、レジスト膜８２によって被覆する。
【００４７】
ここで、領域Ｐ４は、誘電体層３の領域Ｒ２上に設定されると共に、第２導電層２２，２２がそれぞれ第１導電部４１，４１に電気的に接続されることとなる様に設定される。領域Ｐ５は、誘電体層３の領域Ｒ１上に設定されると共に、第２電極層１２の第１電極部１２１が第２導電部４２に電気的に接続されることとなる様に設定される。領域Ｐ６は、領域Ｒ１上に設定されると共に、第２電極層１２の第２電極部１２２が第３導電部４３に電気的に接続されることとなる様に設定される。これに加えて、領域Ｐ６は、第２電極部１２２が第２導電層２２，２２をそれぞれ包囲することとなる様に設定される。
【００４８】
更に、図９（ａ）に示す様に、基層９１に対してマスキング処理を施す。具体的には、基層９１上にレジスト膜８３を形成する。このとき、基層９１のうち、第１電源パターン５１１を形成せんとする領域Ｐ７と、第１グランドパターン５２１を形成せんとする領域Ｐ８と、第１信号パターン５３１，５３１を形成せんとする領域Ｐ９とをそれぞれ、レジスト膜８３によって被覆する。
【００４９】
第３パターニング工程では次に、図９（ｂ）に示す様に、基材７に対してレジスト膜８２側からエッチング処理を施す。具体的には、基材７のうちレジスト膜８２に覆われていない部分を、誘電体層３の一部が露出するまで除去する。その後、図９（ｃ）に示す様に、レジスト膜８２を除去する。これにより、誘電体層３上には、基材７のうちレジスト膜８２によって覆われていた部分が残置する。その結果、領域Ｐ４に第２導電層２２，２２が形成され、領域Ｐ５，Ｐ６にそれぞれ第２電極層１２の第１電極部１２１及び第２電極部１２２が形成される。第３パターニング工程の実行により積層体７０に対して加工が施され、その結果、積層構造体１００が完成する。
【００５０】
基材７のエッチング処理に並行して、図９（ｂ）に示す様に、基層９１に対してレジスト膜８３側からエッチング処理を施す。具体的には、基層９１のうちレジスト膜８３に覆われていない部分を、第１絶縁層２０１の一部が露出するまで除去する。その後、図９（ｃ）に示す様に、レジスト膜８３を除去する。これにより、第１絶縁層２０１上には、基層９１のうちレジスト膜８３によって覆われていた部分が残置する。その結果、領域Ｐ７，Ｐ８にそれぞれ第１電源パターン５１１及び第１グランドパターン５２１が形成され、領域Ｐ９に第１信号パターン５３１，５３１が形成される。
【００５１】
尚、基層９１に対してマスキング処理及びエッチング処理を施す一連の工程は、基材７に対してマスキング処理及びエッチング処理を施す一連の工程とは別の工程にて実行されてもよい。
【００５２】
図１０は、第２積層工程の説明に用いられる断面図である。図１０に示す様に、第２積層工程では、第２絶縁層２０２を用意する。第２絶縁層２０２には予め、第２絶縁層２０２の片面に、第２電源パターン５１２、第２グランドパターン５２２、及び第２信号パターン５３２，５３２となる基層９２を形成しておく。一例として、基層９２は、第２絶縁層２０２の片面に金属箔を貼り付けることにより形成することが出来る。
【００５３】
第２積層工程では次に、第１絶縁層２０１と第２絶縁層２０２とを、これらの間に積層構造体１００が介在することとなる様に、互いに積層する。具体的には、第２絶縁層２０２を、基層９２の形成面とは反対側の面を積層構造体１００の方へ向けた姿勢で、積層構造体１００上に積み重ねる。その結果、第１絶縁層２０１と第２絶縁層２０２とによって絶縁基板２００が構成されると共に、該絶縁基板２００に積層構造体１００が内蔵される。
【００５４】
図１１は、第４パターニング工程の説明に用いられる断面図である。図１１に示す様に、第４パターニング工程では、基層９２及び第２絶縁層２０２に対してレーザ加工等の加工を施すことにより、基層９２及び第２絶縁層２０２を貫通する第４貫通孔７４、第５貫通孔７５、及び第６貫通孔７６，７６をそれぞれ形成する。そして、第４貫通孔７４及び第５貫通孔７５の形成により、第２電極層１２の第２電極部１２２及び第１電極部１２１をそれぞれ露出させる。又、第６貫通孔７６，７６の形成により、第２導電層２２，２２をそれぞれ露出させる。
【００５５】
図１２は、充填工程の説明に用いられる断面図である。図１２に示す様に、充填工程では、導電材料を用いて、第４貫通孔７４、第５貫通孔７５、及び第６貫通孔７６，７６をそれぞれ充填する。導電材料の充填には、スパッタリング法、蒸着法、メッキ法、スクリーン印刷法等の手法を用いることが出来る。充填工程の実行により、第４貫通孔７４及び第５貫通孔７５の内側にそれぞれ第２電源ビア６１２及び第２グランドビア６２２が形成される。そして、第２電極層１２の第１電極部１２１及び第２電極部１２２にそれぞれ、第２グランドビア６２２及び第２電源ビア６１２が電気的に接続される。又、第６貫通孔７６，７６の内側にそれぞれ第２信号ビア６３２，６３２が形成される。そして、第２導電層２２，２２にそれぞれ、第２信号ビア６３２，６３２が電気的に接続される。
【００５６】
図１３（ａ）及び図１３（ｂ）は、第５パターニング工程の説明に用いられる断面図である。第５パターニング工程では先ず、図１３（ａ）に示す様に、基層９２に対してマスキング処理を施す。具体的には、基層９２上にレジスト膜８４を形成する。このとき、基層９２のうち、第２電源パターン５１２を形成せんとする領域Ｐ１０と、第２グランドパターン５２２を形成せんとする領域Ｐ１１と、第２信号パターン５３２，５３２を形成せんとする領域Ｐ１２とをそれぞれ、レジスト膜８４によって被覆する。
【００５７】
第５パターニング工程では次に、図１３（ｂ）に示す様に、基層９２に対してレジスト膜８４側からエッチング処理を施す。具体的には、基層９２のうちレジスト膜８４に覆われていない部分を、第２絶縁層２０２の一部が露出するまで除去する。その後、レジスト膜８４を除去する。これにより、第２絶縁層２０２上には、基層９２のうちレジスト膜８４によって覆われていた部分が残置する。その結果、領域Ｐ１０，Ｐ１１にそれぞれ第２電源パターン５１２及び第２グランドパターン５２２が形成され、領域Ｐ１２に第２信号パターン５３２，５３２が形成される。その結果、図１に示されるコンデンサ内蔵基板が完成する。
【００５８】
上記製造方法によれば、積層構造体１００には、これが絶縁基板２００に内蔵される前に（第２積層工程が実行される前に）、第１導電部４１，４１、第２導電部４２、及び第３導電部４３がそれぞれ誘電体層３に形成される。ここで、各第１導電部４１は信号ラインの一部を構成する。又、第２導電部４２はグランドラインの一部を構成し、第３導電部４３は電源ラインの一部を構成する。従って、積層構造体１００を絶縁基板２００に内蔵した後の過程において、誘電体層３に対しては、配線形成のための加工を施さなくて済む。よって、誘電体層３には、配線形成に伴う損傷が発生し難く、その結果、積層構造体１００には特性不良が発生し難い。
【００５９】
又、上記製造方法によれば、第１電極層１１と各第１導電部４１との間、並びに第２電極層１２と各第１導電部４１との間に、電気的な短絡が生じ難い。従って、第１電極層１１と各第１導電部４１との間の距離、並びに第２電極層１２と各第１導電部４１との間の距離をそれぞれ、小さい寸法に設計することが可能である。よって、第１電極層１１の第２電極部１１２と第２電極層１２の第２電極部１２２との対向面積を増大させることが出来る。
【００６０】
更に、上記製造方法によれば、誘電体層形成工程を第１絶縁層２０１上で実行しなくて済む。従って、誘電体層形成工程において、誘電体層３となる成膜層に対して熱処理を施すことが出来る。誘電体層形成工程にて熱処理を行うことにより、誘電体層３の結晶性が高まり、その結果、誘電体層３において高い誘電特性が得られることになる。
【００６１】
上記コンデンサ内蔵基板においては、電源ライン、グランドライン、及び信号ラインがそれぞれ、積層構造体１００を貫通することになる。従って、積層構造体１００の周りを迂回させて配線を形成する必要がなくなる。よって、積層構造体１００のコンデンサ部分の面積を拡げて高容量化を実現した場合でも、配線パターンの設計自由度の低下が抑えられる。
【００６２】
尚、本発明の各部構成は上記実施形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、上記コンデンサ内蔵基板において、積層構造体１００は、第２導電部４２及び／又は第３導電部４３が設けられていない構成を有し、該構成に応じて、第１電極層１１及び第２電極層１２の構成、並びに電源ライン及びグランドラインの構成がそれぞれ変更されてもよい。
【符号の説明】
【００６３】
１００ 積層構造体
２００ 絶縁基板
２０１ 第１絶縁層
２０２ 第２絶縁層
１１ 第１電極層
１１１ 第１電極部
１１２ 第２電極部
１２ 第２電極層
１２１ 第１電極部
１２２ 第２電極部
２１ 第１導電層
２２ 第２導電層
３ 誘電体層
３１ 第１部分
３１ａ 表面
３１ｂ 裏面
３２ 第２部分
３２ａ 表面
３２ｂ 裏面
４１ 第１導電部
４２ 第２導電部
４３ 第３導電部
７ 基材
７０ 積層体
７１ 第１貫通孔
７２ 第２貫通孔
７３ 第３貫通孔
８ 基層
【特許請求の範囲】
【請求項１】
コンデンサとしての機能を有する積層構造体であって、
誘電体層と、
誘電体層のうちコンデンサを構成する第１部分にて、該第１部分の表面に形成された第１電極層と、
前記第１部分の裏面に形成された第２電極層と、
誘電体層のうち前記第１部分とは異なる第２部分にて、該第２部分の表面に形成されると共に、第１電極層から離間して配置された第１導電層と、
前記第２部分の裏面に形成されると共に、第２電極層から離間して配置された第２導電層と、
前記第２部分をその表面から裏面に貫通すると共に、第１導電層と第２導電層とを互いに電気的に接続する第１導電部と
を備える、積層構造体。
【請求項２】
前記第２部分は、前記第１部分によって包囲された領域に設定されており、第１電極層によって第１導電層が包囲され、第２電極層によって第２導電層が包囲されている、請求項１に記載の積層構造体。
【請求項３】
第２電極層には、互いに離間して配置された第１電極部及び第２電極部が含まれており、
前記第１部分には、該第１部分をその表面から裏面に貫通すると共に第１電極部と第１電極層とを互いに電気的に接続する第２導電部が形成されている、
請求項１又は請求項２に記載の積層構造体。
【請求項４】
コンデンサとして機能する積層構造体と、絶縁基板とを備え、該絶縁基板は、互いに積層された第１絶縁層及び第２絶縁層を含んでおり、第１絶縁層と第２絶縁層との間に積層構造体を介在させることにより積層構造体が絶縁基板に内蔵されたコンデンサ内蔵基板を製造する方法であって、
（ａ）導電性を有する基材上に誘電体層を形成する工程と、
（ｂ）前記誘電体層に対して加工を施すことにより、誘電体層のうちコンデンサが構成される第１部分とは異なる第２部分に貫通孔を形成する工程と、
（ｃ）前記貫通孔の内側を通ると共に前記基材に電気的に接続された導電部を形成する工程と、
（ｄ）前記誘電体層上に、導電性を有する基層を形成する工程であって、これにより、基材、誘電体層、及び基層を積層して構成された積層体が作製される工程と、
（ｅ）前記基層に対して加工を施すことにより、前記第１部分及び第２部分上にそれぞれ、互い離間して配置された第１電極層及び第１導電層を形成する工程であって、第１導電層は、これが導電部に電気的に接続されることとなる様に形成される工程と、
（ｆ）第１絶縁層上に、該第１絶縁層の方へ第１電極層及び第１導電層を向けた姿勢で前記積層体を配置する工程と、
（ｇ）工程（ｆ）の後、前記基材に対して加工を施すことにより、前記第１部分及び第２部分上にそれぞれ、互いに離間して配置された第２電極層及び第２導電層を形成する工程であって、第２導電層は、これが導電部に電気的に接続されることとなる様に形成され、これにより、前記積層体から積層構造体が作製される工程と、
（ｈ）工程（ｇ）の後、第１絶縁層と第２絶縁層とを、これらの間に前記積層構造体が介在することとなる様に、互いに積層する工程と
を有する、コンデンサ内蔵基板の製造方法。
【請求項５】
工程（ａ）は、
（ａ１）前記基材上に、誘電体層となる成膜層を形成する工程と、
（ａ２）前記成膜層に対して熱処理を施すことにより、該成膜層から誘電体層を形成する工程と
を含む、請求項４に記載のコンデンサ内蔵基板の製造方法。
【請求項６】
前記誘電体層について、第２部分を、これが第１部分によって包囲されることとなる領域に設定し、
工程（ｅ）では、第１電極層によって第１導電層が包囲されることとなる様に、前記基層に対して加工を施し、
工程（ｇ）では、第２電極層によって第２導電層が包囲されることとなる様に、前記基材に対して加工を施す、
請求項４又は請求項５に記載のコンデンサ内蔵基板の製造方法。
【請求項１】
コンデンサとしての機能を有する積層構造体であって、
誘電体層と、
誘電体層のうちコンデンサを構成する第１部分にて、該第１部分の表面に形成された第１電極層と、
前記第１部分の裏面に形成された第２電極層と、
誘電体層のうち前記第１部分とは異なる第２部分にて、該第２部分の表面に形成されると共に、第１電極層から離間して配置された第１導電層と、
前記第２部分の裏面に形成されると共に、第２電極層から離間して配置された第２導電層と、
前記第２部分をその表面から裏面に貫通すると共に、第１導電層と第２導電層とを互いに電気的に接続する第１導電部と
を備える、積層構造体。
【請求項２】
前記第２部分は、前記第１部分によって包囲された領域に設定されており、第１電極層によって第１導電層が包囲され、第２電極層によって第２導電層が包囲されている、請求項１に記載の積層構造体。
【請求項３】
第２電極層には、互いに離間して配置された第１電極部及び第２電極部が含まれており、
前記第１部分には、該第１部分をその表面から裏面に貫通すると共に第１電極部と第１電極層とを互いに電気的に接続する第２導電部が形成されている、
請求項１又は請求項２に記載の積層構造体。
【請求項４】
コンデンサとして機能する積層構造体と、絶縁基板とを備え、該絶縁基板は、互いに積層された第１絶縁層及び第２絶縁層を含んでおり、第１絶縁層と第２絶縁層との間に積層構造体を介在させることにより積層構造体が絶縁基板に内蔵されたコンデンサ内蔵基板を製造する方法であって、
（ａ）導電性を有する基材上に誘電体層を形成する工程と、
（ｂ）前記誘電体層に対して加工を施すことにより、誘電体層のうちコンデンサが構成される第１部分とは異なる第２部分に貫通孔を形成する工程と、
（ｃ）前記貫通孔の内側を通ると共に前記基材に電気的に接続された導電部を形成する工程と、
（ｄ）前記誘電体層上に、導電性を有する基層を形成する工程であって、これにより、基材、誘電体層、及び基層を積層して構成された積層体が作製される工程と、
（ｅ）前記基層に対して加工を施すことにより、前記第１部分及び第２部分上にそれぞれ、互い離間して配置された第１電極層及び第１導電層を形成する工程であって、第１導電層は、これが導電部に電気的に接続されることとなる様に形成される工程と、
（ｆ）第１絶縁層上に、該第１絶縁層の方へ第１電極層及び第１導電層を向けた姿勢で前記積層体を配置する工程と、
（ｇ）工程（ｆ）の後、前記基材に対して加工を施すことにより、前記第１部分及び第２部分上にそれぞれ、互いに離間して配置された第２電極層及び第２導電層を形成する工程であって、第２導電層は、これが導電部に電気的に接続されることとなる様に形成され、これにより、前記積層体から積層構造体が作製される工程と、
（ｈ）工程（ｇ）の後、第１絶縁層と第２絶縁層とを、これらの間に前記積層構造体が介在することとなる様に、互いに積層する工程と
を有する、コンデンサ内蔵基板の製造方法。
【請求項５】
工程（ａ）は、
（ａ１）前記基材上に、誘電体層となる成膜層を形成する工程と、
（ａ２）前記成膜層に対して熱処理を施すことにより、該成膜層から誘電体層を形成する工程と
を含む、請求項４に記載のコンデンサ内蔵基板の製造方法。
【請求項６】
前記誘電体層について、第２部分を、これが第１部分によって包囲されることとなる領域に設定し、
工程（ｅ）では、第１電極層によって第１導電層が包囲されることとなる様に、前記基層に対して加工を施し、
工程（ｇ）では、第２電極層によって第２導電層が包囲されることとなる様に、前記基材に対して加工を施す、
請求項４又は請求項５に記載のコンデンサ内蔵基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−８９６１４（Ｐ２０１３−８９６１４Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２５５３２（Ｐ２０１１−２２５５３２）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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