部品内蔵配線板の製造方法
【課題】複数種の部品が混載で埋設、実装される場合であっても大きな生産性と低コストを実現できる部品内蔵配線板の製造方法を提供すること。
【解決手段】第１の絶縁板上に、端子パッドを有する半導体チップと端子パッドに電気的に接続されたグリッド状配列の表面実装用端子とを備えた半導体素子を実装するための第１のランドと、表面実装用のチップ部品を実装するための第２のランドとを形成し、第１、第２のランド上にクリームはんだを適用し、クリームはんだを介して第１、第２のランド上に半導体素子およびチップ部品をそれぞれ載置し、クリームはんだをリフローすべく加熱して、半導体素子およびチップ部品を第１、第２のランドにそれぞれ接続し、第１の絶縁板とは別の第２の絶縁板中に、第１、第２のランドにそれぞれ接続された半導体素子およびチップ部品を埋め込むように、第１の絶縁板に積層状に第２の絶縁板を一体化する。
【解決手段】第１の絶縁板上に、端子パッドを有する半導体チップと端子パッドに電気的に接続されたグリッド状配列の表面実装用端子とを備えた半導体素子を実装するための第１のランドと、表面実装用のチップ部品を実装するための第２のランドとを形成し、第１、第２のランド上にクリームはんだを適用し、クリームはんだを介して第１、第２のランド上に半導体素子およびチップ部品をそれぞれ載置し、クリームはんだをリフローすべく加熱して、半導体素子およびチップ部品を第１、第２のランドにそれぞれ接続し、第１の絶縁板とは別の第２の絶縁板中に、第１、第２のランドにそれぞれ接続された半導体素子およびチップ部品を埋め込むように、第１の絶縁板に積層状に第２の絶縁板を一体化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁板中に部品が埋設、実装された部品内蔵配線板を製造する方法に係り、特に、複数種の部品が混載で埋設、実装された部品内蔵配線板を製造する方法に関する。
【背景技術】
【０００２】
複数種の部品が混載で埋設、実装された部品内蔵配線板の例として、特開２００３−１９７８４９号公報に記載されたものがある。同文献に開示された配線板では、チップコンデンサ（チップキャパシタ）などの受動部品に加えて、半導体チップが埋設の対象部品になっている。半導体チップのような半導体部品が埋設されることにより、部品内蔵配線板としての付加価値は、受動部品のみ有する場合に比較して格段に大きくなる。
【０００３】
配線板中に半導体部品を埋設、実装する場合、配線板自体が、近年は多層板であってもさほどの厚みを有するものでなく、必然的に通常は、例えばベアチップのようなできるだけ厚みのない形態のものを利用することになる。ベアチップを利用する場合、上記文献でも示されているように、配線板の内層配線パターン上にフェースダウンでこれを実装する形態が厚みの節約上、有利である。一般に、配線パターン上にフェースダウンで半導体チップを実装する技術は、フリップチップ接続として知られており、その技術を援用することができる。
【０００４】
フリップチップ接続は、配線パターンによるランドに対して、半導体チップ上に形成された、微細ピッチの接続パッドを位置合わせする技術を含んでおり、位置精度の確保上、配線パターンを有するワークのサイズをあまり大きくすることはできない。一方、配線パターンに対して、チップコンデンサなどの受動部品を実装する技術は、部品と配線パターンとの接続部材としてはんだや導電性接着剤を利用する、いわゆる表面実装技術である。この場合の配線パターンに対する部品の位置合わせ精度は、フリップチップ接続の場合より粗くて済み、したがって、生産性を考慮して、比較的大きなワークにも対応した生産設備を利用可能になっている。
【０００５】
配線板中に、受動部品および半導体部品のような複数種の部品が混載で埋設、実装される部品内蔵配線板では、ゆえに、受動部品の実装のためには表面実装技術が、半導体チップの実装ためにはフリップチップ接続技術が、それぞれ利用されることになる。したがって、別々の工程が必要であり、生産性を向上させる上でひとつ課題が生じる。また、フリップチップ接続では、大きなワークに対応することができないということからも生産性向上に不利である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１９７８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した事情を考慮してなされたもので、絶縁板中に部品が埋設、実装された部品内蔵配線板を製造する方法において、複数種の部品が混載で埋設、実装される場合であっても大きな生産性と低コストを実現することが可能な部品内蔵配線板を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明の一態様である部品内蔵配線板の製造方法は、第１の絶縁板上に積層された金属箔をパターニングし、端子パッドを有する半導体チップと、該端子パッドに電気的に接続されたグリッド状配列の表面実装用端子とを備えた半導体素子を実装するためのランドである第１のランドと、表面実装用のチップ部品を実装するためのランドである第２のランドとを含む配線パターンを形成する工程と、前記第１の絶縁板上の前記第１、第２のランド上にクリームはんだまたは未硬化の導電性組成物を適用する工程と、前記クリームはんだまたは前記導電性組成物を介して前記第１の絶縁板の前記第１のランド上に前記半導体素子を載置する工程と、前記クリームはんだまたは前記導電性組成物を介して前記第１の絶縁板の前記第２のランド上に前記チップ部品を載置する工程と、前記第１のランド上に前記半導体素子が載置され前記第２のランド上に前記チップ部品が載置された状態において、前記クリームはんだをリフローすべくまたは前記導電性組成物を硬化すべく加熱して、前記半導体素子を前記第１のランドにおよび前記チップ部品を前記第２のランドに接続する工程と、前記第１の絶縁板とは別の絶縁板である第２の絶縁板中に、前記第１のランドに接続された前記半導体素子および前記第２のランドに接続された前記チップ部品を埋め込むように、前記第１の絶縁板に積層状に前記第２の絶縁板を一体化する工程とを具備する。
【発明の効果】
【０００９】
本発明によれば、絶縁板中に部品が埋設、実装された部品内蔵配線板を製造する方法において、複数種の部品が混載で埋設、実装される場合であっても大きな生産性と低コストを実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態である製造方法による部品内蔵配線板の構成を模式的に示す断面図。
【図２】図１に示した部品内蔵配線板に使用の半導体素子４２を模式的に、やや詳細に示す下面図および断面図。
【図３】図１に示した部品内蔵配線板に使用の半導体素子４２についてその製造過程例を模式的断面で示す工程図。
【図４】図１に示した部品内蔵配線板の製造過程の一部を模式的断面で示す工程図。
【図５】図１に示した部品内蔵配線板の製造過程の別の一部を模式的断面で示す工程図。
【図６】図１に示した部品内蔵配線板の製造過程のさらに別の一部を模式的断面で示す工程図。
【発明を実施するための形態】
【００１１】
本発明の実施態様として、前記クリームはんだが、はんだ粒に加えて銅粒をフラックス中に分散させたクリームはんだである、とすることができる。これによれば、配線板の主面上に部品実装がされるときの熱で内蔵部品用のはんだが再溶融することがあっても効果的に接続不良などの不良発生を防止することができる。
【００１２】
また、実施態様として、前記半導体素子における前記表面実装用端子と前記端子パッドとの電気的な接続が、前記半導体チップ上に形成された再配線層によりなされている、とすることができる。このような再配線層を用いた場合、半導体素子のうちのパッケージ相当部分をわずかな厚みおよび体積とすることができ、配線板内に内蔵することにより適性を有する。
【００１３】
また、実施態様として、前記半導体素子の厚さが、前記チップ部品の高さより薄い、とすることができる。これによれば、製造工程として、半導体素子に対して積層時に加えられる積層方向の力が、電気／電子部品により抑制されるので、半導体素子が製造時に破壊するなどの不良を効果的に防止できる。
【００１４】
また、実施態様として、前記半導体素子の前記表面実装用端子が、ＬＧＡの端子である、とすることができる。ＬＧＡを利用した表面実装では、はんだボールなどのバンプを使用せずに配線板に実装することが可能であり、高さ方向のサイズを抑えることができるので、より内蔵することに適性がある。
【００１５】
また、実施態様として、前記半導体素子の前記表面実装用端子が、表層としてＮｉ／Ａｕめっき層を有するか、表層としてすずめっき層を有するか、表層としてＣｕであるかのいずれかである、とすることができる。表面実装用端子がこのようなＮｉ／Ａｕめっき層を表層に有することで、良好なはんだ付けとその接続の高信頼性を得ることができる。また、すずめっき層によればより安価であるが、良好なはんだ付けとその接続の高信頼性を得ることができる。また、Ｃｕであってもはんだ付けが可能であり、またこの場合、半導体素子としての構成がより簡単になる可能性が高く、より廉価に製造ができる。
【００１６】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態である製造方法による部品内蔵配線板の構成を模式的に示す断面図である。図１に示すように、この部品内蔵配線板は、絶縁層１１（第１の絶縁層）、同１２、同１３、同１４、同１５（１２、１３、１４、１５で第２の絶縁層）、配線層（配線パターン）２１、同２２、同２３（第２の配線パターン）、同２４、同２５、同２６（＝合計６層）、層間接続体３１、同３２、同３４、同３５、スルーホール導電体３３、チップ部品４１（電気／電子部品）、半導体素子（ウエハレベル・チップスケールパッケージによる）４２、接続部材（はんだ）５１、５２、はんだレジスト６１、６２を有する。
【００１７】
すなわち、この配線板は、内蔵部品として、互いに異種の部品であるチップ部品４１と半導体素子４２とを有する。チップ部品４１は、いわゆる表面実装用のチップ部品であり、ここでは例えばチップコンデンサである。その平面的な大きさは例えば０．６ｍｍ×０．３ｍｍである。両端に端子４１ａを有し、その下側が配線層２２による実装用ランドに対向位置している。チップ部品４１の端子４１ａと実装用ランドとは接続部材５１により電気的・機械的に接続されている。
【００１８】
半導体素子４２は、ウエハレベル・チップスケールパッケージによる素子であり、半導体チップと、該半導体チップ上に形成されたグリッド状配列の表面実装用端子４２ａとを少なくとも備えている。その構造例および製造工程例については詳細を後述する（図２、図３）。表面実装用端子４２ａは、半導体チップがもともと有する端子パッドから再配線層を介して電気的に導通しつつその位置を再配置して設けられた端子である。このような再配置により、端子としての配置密度が半導体チップ上の端子パッドのそれより粗くなっている。これにより、半導体素子４２は、チップ部品４１と同様の表面実装技術により、配線層２２による実装用ランドに接続部材（はんだ）５２を介して実装することができる。
【００１９】
部品内蔵配線板としてのほかの構造について述べると、配線層２１、２６は、配線板としての両主面上の配線層であり、その上に各種の部品（不図示）が実装され得る。実装ではんだ（不図示）が載るべき配線層２１、２６のランド部分を除いて両主面上には、はんだ接続時に溶融したはんだをランド部分に留めかつその後は保護層として機能するはんだレジスト６１、６２が形成されている（厚さはそれぞれ例えば２０μｍ程度）。ランド部分の表層には、耐腐食性の高いＮｉ／Ａｕのめっき層（不図示）を形成するようにしてもよい。
【００２０】
また、配線層２２、２３、２４、２５は、それぞれ、内層の配線層であり、順に、配線層２１と配線層２２の間に絶縁層１１が、配線層２２と配線層２３の間に絶縁層１２が、配線層２３と配線層２４との間に絶縁層１３が、配線層２４と配線層２５との間に絶縁層１４が、配線層２５と配線層２６との間に絶縁層１５が、それぞれ位置しこれらの配線層２１〜２６を隔てている。各配線層２１〜２６は、例えばそれぞれ厚さ１８μｍの金属（銅）箔からなっている。
【００２１】
各絶縁層１１〜１５は、絶縁層１３を除き例えばそれぞれ厚さ１００μｍ、絶縁層１３のみ例えば厚さ３００μｍで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。特に絶縁層１３は、内蔵されたチップ部品４１および半導体素子４２に相当する位置部分が開口部となっており、チップ部品４１および半導体素子４２を埋設するための空間を提供する。絶縁層１２、１４は、内蔵されたチップ部品４１および半導体素子４２のための絶縁層１３の上記開口部および絶縁層１３のスルーホール導電体３３内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。
【００２２】
配線層２１と配線層２２とは、それらのパターンの面の間に挟設されかつ絶縁層１１を貫通する層間接続体３１により導通し得る。同様に、配線層２２と配線層２３とは、それらのパターンの面の間に挟設されかつ絶縁層１２を貫通する層間接続体３２により導通し得る。配線層２３と配線層２４とは、絶縁層１３を貫通して設けられたスルーホール導電体３３により導通し得る。配線層２４と配線層２５とは、それらのパターンの面の間に挟設されかつ絶縁層１４を貫通する層間絶縁体３４により導通し得る。配線層２５と配線層２６とは、それらのパターンの面の間に挟設されかつ絶縁層１５を貫通する層間接続体２５により導通し得る。
【００２３】
層間接続体３１、３２、３４、３５は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向（図１の図示で上下の積層方向）に径が変化している。その直径は、太い側で例えば２００μｍである。
【００２４】
以上、本実施形態に係る部品内蔵配線板の構造をひと通り述べた。次に、この部品内蔵配線板に使用の半導体素子４２についてその構成を、図２を参照してやや詳細に説明する。図２は、図１に示した部品内蔵配線板に使用の半導体素子４２を模式的に、やや詳細に示す下面図（図２（ａ））および断面図（図２（ｂ））である。図２（ａ）におけるＡ−Ａａ位置における矢視方向断面が、図２（ｂ）である。図２において、図１中に示した構成要素と同一のものには同一符号を付している。
【００２５】
図２（ａ）に示すように、この半導体素子４２は、表面実装用端子４２ａがグリッド状に配置されている。端子４２ａの配置ピッチは、例えば０．２ｍｍないし１．０ｍｍである。端子４２ａが配置された面の中央付近は、半導体素子４２として必要な端子数が少ない場合は、端子４２ａが配置されない態様とすることもできる。
【００２６】
この半導体素子４２は、配線板中に内蔵のため実装される前の形態として、端子４２ａ上にはんだボールのない、いわゆるＬＧＡ（land grid array）の形態である。このようなはんだボールのない構成とすることで高さ方向の実装サイズを抑制し、より内蔵への適性を向上させている。内蔵される配線板の厚さが許せば、端子４２ａ上にはんだボールが搭載されたいわゆるＢＧＡ（ball grid array）も利用できる。
【００２７】
半導体素子４２の断面方向には、図２（ｂ）に示すように、表面実装用端子４２ａが、絶縁層４２ｅ上に、かつ、絶縁層４２ｅを貫通する部分を介して再配線層４２ｂに接触するように形成されている。さらに、再配線層４２ｂは、絶縁層４２ｅと半導体チップとの間に設けられた絶縁層４２ｄ上に、かつ、絶縁層４２ｄを貫通する部分を介して半導体チップ上の端子パッド４２ｃに接触するように形成されている。
【００２８】
端子パッド４２ｃは、通常、半導体チップの各辺に沿って一列に列設されているので、その配置ピッチは比較上狭い。すなわち、その配置ピッチと、グリッド状に配置され、配置ピッチが比較上広くなっている表面実装用端子４２ａの配置ピッチとの導通を仲介するために、再配線層４２ｂが設けられる。このような構成により、この半導体素子４２は表面実装可能な形態であるにもかかわらず、平面的には半導体チップと同じ面積であり、厚さ方向にも半導体チップそのものよりわずかに厚い程度の大きさとなっている。なお、半導体素子４２としてより薄くするために、半導体チップの裏面を、研削工程を設けて研削しておくようにしてもよい。例えば、総厚を０．３ｍｍ程度以下としておくことができる。
【００２９】
次に、このような半導体素子４２の製造工程例について図３を参照して説明する。図３は、図１に示した部品内蔵配線板に使用の半導体素子４２についてその製造過程例を模式的断面で示す工程図である。図３において、すでに説明の図中に示した構成要素と同一のものには同一符号を付している。
【００３０】
まず、図３（ａ）に示すように、半導体ウエハ４２ｗであってその面上に複数の半導体デバイスがすでに形成されたものを用意する。半導体ウエハ４２ｗの面上には、それぞれの半導体デバイスの外部接続部として端子パッド４２ｃが形成されている。端子パッド４２ｃは、通常、ワイヤボンディングを行なうのに必要な面積を有しており、かつワイヤボンディングを行うのに支障のない程度の配置ピッチを有して各半導体デバイスの四辺に沿って設けられている。この配置ピッチは、一般的な表面実装を行う端子の配置ピッチより狭い。
【００３１】
次に、図３（ｂ）に示すように、パッド４２ｃを覆うように半導体ウエハ４２ｗ上全面に絶縁層４２ｄを形成する。形成方法は、周知の方法を用いてよいが、例えば、半導体ウエハ４２ｗ上に絶縁材料であるポリイミドを滴下してスピンコートし厚さ例えば１μｍ程度に形成することができる。
【００３２】
次に、図３（ｃ）に示すように、パッド４２ｃ上の絶縁層４２ｄを選択的にエッチング除去し絶縁層４２ｄに、パッド４２ｃに通じる開口部７１を形成する。選択的にエッチングするには、フォトリソグラフィなどの周知の方法を適用することができる。なお、図３（ｂ）および図３（ｃ）に示す方法に代えて、パッド４２ｃ上を除き選択的に絶縁層４２ｄを形成する方法を用いてもよい。選択的に絶縁層４２ｄを形成するのも同様に周知の方法により行なうことができる。
【００３３】
開口部７１を形成したら、次に、図３（ｄ）に示すように、開口部７１内を充填しかつ必要なパターンを有するように導電材料で再配線層４２ｂを絶縁層４２ｄ上に形成する。再配線層４２ｂは、材料として例えばＡｌやＡｕ、Ｃｕなどを用いることができる。形成方法としては、スパッタ、蒸着、めっきなどの中から使用する材料を考慮して適当なものを選択することができる。パターン化のためには、使用する材料を考慮の上、絶縁層４２ｄ上に全面的に形成したあと不要部分をエッチング除去するか、または絶縁層４２ｄ上に所定パターンのレジストマスクを形成しさらに再配線層４２ｂとなる層を形成するかして行うことができる。再配線層４２ｂの厚さは例えば１μｍ程度とすることができる。
【００３４】
再配線層４２ｂを形成したら、次に、図３（ｅ）に示すように、再配線層４２ｂ上を覆って絶縁層４２ｅを形成し、さらに絶縁層４２ｅを選択的にエッチング除去して絶縁層４２ｅに再配線層４２ｂに通じる開口部７２を形成する。この図３（ｅ）に示す工程は、絶縁層４２ｄの形成およびその加工の工程である図３（ｂ）、図３（ｃ）と同様の要領により行うことができる。絶縁層４２ｅを選択的に形成する方法を選択した場合も同様である。
【００３５】
開口部７２を形成したら、次に、図３（ｆ）に示すように、開口部７２内を充填しかつ絶縁層４２ｅ上の所定の配置位置を占めるように表面実装用端子４２ａを導電材料で形成する。この導電材料には、例えばＡｌやＡｕ、Ｃｕなどを用いることができる。形成方法としては、スパッタ、蒸着、めっきなどの中から使用する材料を考慮して適当なものを選択することができる。選択的に形成するには、使用する材料を考慮の上、絶縁層４２ｅ上に全面的に形成したあと不要部分をエッチング除去するか、または絶縁層４２ｄ上に所定パターンのレジストマスクを形成しさらに表面実装用端子４２ａとなる層を形成するかして行なうことができる。表面実装用端子４２ａの層は、その厚さを例えば１μｍ程度とすることができる。
【００３６】
表面実装用端子４２ａは、さらに、その導電材料がＣｕやＡｌであればその表層をＮｉ／Ａｕのめっき層、またはＳｎ（すず）のめっき層で覆うように処理を加えてもよい。このようなめっきを施すには例えば無電解めっき工程を用いることができる。所定材料のめっき層を有することにより、配線板内への内蔵のための表面実装において良好なはんだ付けとその接続信頼性を得ることができる。
【００３７】
表面実装用端子４２ａが形成されたら、最後に、図３（ｇ）に示すように、半導体ウエハ４２ｗをダイシングし個々の半導体素子４２を得る。このようにして得られた半導体素子４２は、表面実装用端子４２ａにより、すでに述べたようにチップ部品と同様に表面実装工程に供することができる。
【００３８】
なお、図３においては、ダイシングする前のウエハ４２ｗを用いて表面実装用端子４２ａを形成する方法を説明したが、これは、より生産性を上げて形成する例を示したものであり、当然ながらダイシングしたあとの個々の半導体チップに対して同様の方法で表面実装用端子４２ａを形成することもできる。
【００３９】
図３に示したような半導体素子４２の変形例としては、再配線層４２ｂと表面実装用端子４２ａとを同一層として形成する例を挙げることができる。この場合には、再配線として必要なパターンを有するように、かつこのパターンに連絡して表面実装用端子４２ａのパターンを有するように導電材料の層を絶縁層４２ｄ上に形成する。この導電材料の層は、絶縁層４２ｄに形成された開口部７１内を充填している。そして、この導電材料の層のうちの表面実装用端子４２ａの部分を除いて全面を絶縁層４２ｅで覆うように形成する。これによっても、半導体デバイスの端子パッド４２ｃを再配置した表面実装用端子４２ａを有する半導体素子を得ることができる。
【００４０】
以上説明のように、この実施形態に係る部品内蔵配線板は、複数種の部品のひとつとして半導体素子４２を、もうひとつとしてチップ部品４１を、同時に埋設して備えている。ここで、半導体素子４２は、半導体チップとグリッド状配列の表面実装用端子４２ａとを有している。したがって、半導体素子４２を配線板に内蔵のため実装のとき、チップ部品４１と同様の表面実装技術を同時に適用し得る。よって、複数種の部品を同時に実装する表面実装技術を利用でき、このとき生産性を考慮して比較的大きなワークを使用できる。したがって、大きな生産性と低コストを実現した部品内蔵配線板となる。
【００４１】
また、表面実装用端子４２ａが特にグリッド状配列であること、すなわち面配置であることにより、半導体素子４２としての平面面積を極力小さくするが可能である。さらに、表面実装用端子４２ａと半導体チップ上の端子パッド４２ｃとの電気的接続が、半導体チップ上に形成された再配線層４２ｂによってなされているので、半導体素子４２としての厚みも半導体チップそのものと比較してさほど厚くならない。すなわち、半導体素子４２の面積および厚みという観点で、半導体チップと同様の内蔵のしやすさが確保されている。一方、半導体チップを内蔵する場合に必要なフリップチップ接続ほどに高精度な位置合わせ工程を必要とするわけではない。よってこれも生産性の向上と低コスト化に寄与する。
【００４２】
なお、内蔵、埋設する半導体素子４２として、上記説明のようなウエハレベル・チップスケールパッケージのものでなく、ほかのパッケージ品（例えば半導体チップと表面実装用端子４２ａとの間にインターポーズ基板を有する形態）とすることも可能である。この場合は、素子としての面積および厚みが、ウエハレベル・チップスケールパッケージのものより必然的に大きくなるが、部品内蔵に供する基板側の仕様次第では対応できる。この場合も、チップ部品４１と同様の表面実装技術を、半導体素子４２に同時に適用し得る利点は維持される。
【００４３】
次に、図１に示した部品内蔵配線板の製造工程を図４ないし図６を参照して説明する。図４ないし図６は、それぞれ、図１に示した部品内蔵配線板の製造過程の一部を模式的断面で示す工程図である。これらの図において図１中に示した構成要素と同一または同一相当のものには同一符号を付してある。
【００４４】
図４から説明する。図４は、図１中に示した各構成のうち絶縁層１１を中心とした部分の製造工程を示している。まず、図４（ａ）に示すように、厚さ例えば１８μｍの金属箔（電解銅箔）２２Ａ上に例えばスクリーン印刷により、層間接続体３１となるペースト状の導電性組成物をほぼ円錐形のバンプ状（底面径例えば２００μｍ、高さ例えば１６０μｍ）に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔２２Ａの下面に印刷しているが上面でもよい（以下の各図も同じである）。層間接続体３１の印刷後これを乾燥させて硬化させる。
【００４５】
次に、図４（ｂ）に示すように、金属箔２２Ａ上に厚さ例えば公称１００μｍのＦＲ−４のプリプレグ１１Ａを積層して層間接続体３１を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい（いずれにしても層間接続体３１の形状は、積層方向に一致する軸を有しその軸方向に径が変化している。）。続いて、図４（ｃ）に示すように、プリプレグ１１Ａ上に金属箔（電解銅箔）２１Ａを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔２１Ａは層間接続体３１と電気的導通状態となり、プリプレグ１１Ａは完全に硬化して絶縁層１１になる。
【００４６】
次に、図４（ｄ）に示すように、片側の金属箔２２Ａに例えば周知のフォトリソグラフィによるパターニングを施し、これを、実装用ランドを含む配線パターン２２に加工する。そして、加工により得られた実装用ランド上に、図４（ｅ）に示すように、例えばスクリーン印刷によりクリームはんだ５１Ａ、５２Ａを印刷・適用する。クリームはんだ５１Ａ、５２Ａは、スクリーン印刷を用いれば容易に所定パターンに印刷できる。スクリーン印刷に代えてディスペンサを使用することもできる。
【００４７】
クリームはんだ５１Ａ、５２Ａは、これらに代えて硬化前の導電性組成物を使用するようにしてもよい。導電性組成物とすると硬化後の耐熱性が高く、完成された後の配線板としての部品実装時に加わる熱で接続不良が発生するのを効果的に防止できる。
【００４８】
次に、チップ部品４１および半導体素子４２をクリームはんだ５１Ａ、５２Ａを介して実装用ランド上にそれぞれ例えばマウンタで載置し、さらにその後クリームはんだ５１Ａ、５２Ａをリフローさせるべく加熱（例えば２２０℃から２５０℃）を行う。以上により、図４（ｆ）に示すように、接続部材５１、５２を介してチップ部品４１および半導体素子４２が配線層２２の実装用ランド上に接続された状態の配線板素材１が得られる。この配線板素材１を用いる後の工程については図６で述べる。
【００４９】
クリームはんだ５１Ａ、５２Ａ中に分散されているはんだ粒の組成としては、例えば、すずを主成分とする鉛フリーのもの（Ｓｎ−３Ａｇ−０．５Ｃｕ）とすることができる。また、再溶融しにくくするために、はんだ粒に加えて銅粒をフラックス中に分散させた構成のものを使用することもできる。このような構成では、はんだ粒が例えば２１７℃から２２１℃で溶融して銅粒の表面を覆う。このとき銅粒の表面を覆ったはんだのすず成分が銅との化合物Ｃｕ６Ｓｎ５を形成する。これにより銅粒を除く部分のすず成分は減少する。表面が銅−すず化合物で覆われた銅粒は、化合物Ｃｕ６Ｓｎ５により一部互いに連結する場合もある。
【００５０】
このようにして形成された接続部材５１、５２によれば、この部品内蔵配線板が部品実装に供されるときに、再溶融による信頼性劣化を効果的に防止できる。すなわち、化合物Ｃｕ６Ｓｎ５は融点が６００℃以上と高く、部品実装時に溶融することはない。さらに、銅粒を除く部分のすずは当初のはんだ粒のそれに比べて減少しており、例え再溶融してもその体積変化が小さく周りへの影響が抑制されている。よって部品内蔵配線板として信頼性が低下しにくくなる。
【００５１】
クリームはんだ５１Ａ、５２Ａ中の銅粒は、他の金属、例えば銀、金、アルミニウム、銅−すず合金などの金属粒とすることも可能である。また、組成が例えばＳｎ−３Ａｇ−０．５Ｃｕのはんだ粒は、その粒径として例えば１０μｍないし２０μｍのもの用いることができる。さらに、接続部材５１、５２における、表面が銅−すず化合物で覆われた銅粒の粒径は、例えば３μｍないし４０μｍとすることができる。また、接続部材５１、５２における銅粒の占める割合は、例えば５ｗｔ％ないし５０ｗｔ％とすることができる。
【００５２】
次に、図５を参照して説明する。図５は、図１中に示した各構成のうち絶縁層１３および同１２を中心とした部分の製造工程を示している。まず、図５（ａ）に示すように、両面に例えば厚さ１８μｍの金属箔（電解銅箔）２３Ａ、２４Ａが積層された例えば厚さ３００μｍのＦＲ−４の絶縁層１３を用意し、その所定位置にスルーホール導電体を形成するための貫通孔８３をあけ、かつ内蔵するチップ部品４１および半導体素子４２に相当する部分に部品用開口部８１、８２を形成する。
【００５３】
次に、無電解めっきおよび電解めっきを行い、図５（ｂ）に示すように、貫通孔８３の内壁にスルーホール導電体３３を形成する。このとき開口部８１、８２の内壁にも導電体が形成される。さらに、図５（ｃ）に示すように、金属箔２３Ａ、２４Ａを周知のフォトリソグラフィを利用して所定にパターニングして配線層２３、２４を形成する。配線層２３、２４のパターニング形成により、開口部８１、８２の内壁に形成された導電体も除去される。
【００５４】
次に、図５（ｄ）に示すように、配線層２３上の所定の位置に層間接続体３２となる導電性バンプ（底面径例えば２００μｍ、高さ例えば１６０μｍ）をペースト状導電性組成物のスクリーン印刷により形成する。続いて、図５（ｅ）に示すように、絶縁層１２とすべきＦＲ−４のプリプレグ１２Ａ（公称厚さ例えば１００μｍ）を配線層２３側にプレス機を用い積層する。プリプレグ１２Ａには、絶縁層１３と同様の、内蔵するチップ部品４１および半導体素子４２に相当する部分の開口部をあらかじめ設けておく。
【００５５】
図５（ｅ）の積層工程では、層間接続体３２の頭部をプリプレグ１２Ａに貫通させる。なお、図５（ｅ）における層間接続体３２の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。以上により得られた配線板素材を配線板素材２とする。
【００５６】
以上の図５に示した工程は、以下のような手順とすることも可能である。図５（ａ）の段階では、貫通孔８３のみ形成し内蔵部品用の開口部８１、８２を形成せずに続く図５（ｂ）から図５（ｄ）までの工程を行う。次に、図５（ｅ）に相当する工程として、プリプレグ１２Ａ（開口のないもの）の積層を行う。そして、絶縁層１３およびプリプレグ１２Ａに部品内蔵用の開口部を同時に形成する、という工程である。
【００５７】
次に、図６を参照して説明する。図６は、上記で得られた配線板素材１、２などを積層する配置関係を示す図である。ここで、図示上側の配線板素材３は、下側の配線板素材１と同様な工程を適用し、かつそのあと層間接続体３４およびプリプレグ１４Ａを、図示中間の配線板素材２における層間接続体３２およびプリプレグ１２Ａと同様にして形成し得られたものである。
【００５８】
ただし、配線板素材３は、部品（チップ部品４１および半導体素子４２）およびこれを接続するための部位（実装用ランド）のない構成であり、さらにプリプレグ１４Ａにはチップ部品４１用の開口部、半導体素子４２用の開口部を設けない。そのほかは、金属箔（電解銅箔）２６Ａ、絶縁層１５、層間接続体３５、配線層２５、プリプレグ１４Ａ、層間接続体３４とも、それぞれ配線板素材１の金属箔２１Ａ、絶縁層１１、層間接続体３１、配線層２２、配線板素材２のプリプレグ１２Ａ、層間接続体３２と同じである。
【００５９】
図６に示すような配置で各配線板素材１、２、３を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ１２Ａ、１４Ａが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ１２Ａ、１４Ａの流動性により、チップ部品４１および半導体素子４２の周りの空間およびスルーホール導電体３３内部の空間にはプリプレグ１２Ａ、１４Ａが変形進入し空隙は発生しない。また、配線層２２、２４は、層間接続体３２、３４にそれぞれ電気的に接続される。
【００６０】
このプレス工程において、半導体素子４２に加わるプレス力を緩和しその破壊などの不良発生を抑止するには、チップ部品４１の高さに比べて半導体素子４２の高さをやや低くしておくようにすると好ましい。多くのアプリケーションで半導体素子４２の数は少なく（例えば１個）、かつこれを取り巻くようにチップ部品４１が配置されることが多いからである。このように取り囲んで配置されたチップ部品４１がよりプレス力を負担して半導体素子４２に加わるプレス力は小さくなる。
【００６１】
図６に示す積層工程の後、上下両面の金属箔２６Ａ、２１Ａを周知のフォトリソグラフィを利用して所定にパターニングし、さらにはんだレジスト６１、６２の層を形成することにより、図１に示したような部品内蔵配線板を得ることができる。
【００６２】
変形例として、中間の絶縁層１３に設けられたスルーホール導電体３３については、層間接続体３１や同３２と同様なものとする構成も当然ながらあり得る。また、層間接続体３１、３２、３４、３５について、説明した導電性組成物印刷による導電性バンプを由来とするもの以外に、例えば、金属板エッチングにより形成された金属バンプ、導電性組成物充填による接続体、めっきにより形成された導体バンプなどを由来とするものなどのうちから適宜選択、採用することもできる。また、外側の配線層２１、２６は、最後の積層工程のあとにパターニングして得る以外に、各配線板素材１、３の段階で（例えば図４（ｄ）の段階で）形成するようにしてもよい。
【００６３】
また、図６に示した積層工程において、配線板素材１、２については、プリプレグ１２Ａおよび層間接続体３２の部分を配線板素材２の側ではなく配線板素材１の側に設けておくようにしてもよい。すなわち、層間接続体３２の形成およびプリプレグ１２Ａの積層を、配線板素材１の配線層２２上（絶縁層１１上）であらかじめ行うようにする。この場合、実装されたチップ部品４１および半導体素子４２が、一見、層間接続体３２をスクリーン印刷で形成するときに干渉要因となるように見えるが、チップ部品４１および半導体素子４２として十分薄い部品の場合は実際上干渉要因とはならない。プリプレグ１２Ａの積層工程のときには、チップ部品４１および半導体素子４２の厚さを吸収できるクッション材を介在させて加圧・加熱すれば面内方向均一にプリプレグ１２Ａを積層できる。
【符号の説明】
【００６４】
１…配線板素材、２…配線板素材、３…配線板素材、１１…絶縁層、１１Ａ…プリプレグ、１２…絶縁層、１２Ａ…プリプレグ、１３…絶縁層、１３Ａ…プリプレグ、１４…絶縁層、１４Ａ…プリプレグ、１５…絶縁層、２１…配線層（配線パターン）、２１Ａ…金属箔（銅箔）、２２…配線層（配線パターン）、２２Ａ…金属箔（銅箔）、２３…配線層（配線パターン）、２３Ａ…金属箔（銅箔）、２４…配線層（配線パターン）、２４Ａ…金属箔（銅箔）、２５…配線層（配線パターン）、２６…配線層（配線パターン）、２６Ａ…金属箔（銅箔）、３１，３２，３４，３５…層間接続体（導電性組成物印刷による導電性バンプ）、３３…スルーホール導電体、４１…チップ部品（電気／電子部品）、４１ａ…端子、４２…半導体素子（ウエハレベル・チップスケールパッケージによる）、４２ａ…表面実装用端子、４２ｂ…再配線層、４２ｃ…端子パッド、４２ｄ，４２ｅ…絶縁層、４２ｗ…半導体ウエハ、５１，５２…接続部材（はんだまたは導電性組成物）、５１Ａ，５１Ｂ…クリームはんだまたは硬化前導電性組成物、６１，６２…はんだレジスト、７１，７２…開口部、８１，８２…部品用開口部、８３…貫通孔。
【技術分野】
【０００１】
本発明は、絶縁板中に部品が埋設、実装された部品内蔵配線板を製造する方法に係り、特に、複数種の部品が混載で埋設、実装された部品内蔵配線板を製造する方法に関する。
【背景技術】
【０００２】
複数種の部品が混載で埋設、実装された部品内蔵配線板の例として、特開２００３−１９７８４９号公報に記載されたものがある。同文献に開示された配線板では、チップコンデンサ（チップキャパシタ）などの受動部品に加えて、半導体チップが埋設の対象部品になっている。半導体チップのような半導体部品が埋設されることにより、部品内蔵配線板としての付加価値は、受動部品のみ有する場合に比較して格段に大きくなる。
【０００３】
配線板中に半導体部品を埋設、実装する場合、配線板自体が、近年は多層板であってもさほどの厚みを有するものでなく、必然的に通常は、例えばベアチップのようなできるだけ厚みのない形態のものを利用することになる。ベアチップを利用する場合、上記文献でも示されているように、配線板の内層配線パターン上にフェースダウンでこれを実装する形態が厚みの節約上、有利である。一般に、配線パターン上にフェースダウンで半導体チップを実装する技術は、フリップチップ接続として知られており、その技術を援用することができる。
【０００４】
フリップチップ接続は、配線パターンによるランドに対して、半導体チップ上に形成された、微細ピッチの接続パッドを位置合わせする技術を含んでおり、位置精度の確保上、配線パターンを有するワークのサイズをあまり大きくすることはできない。一方、配線パターンに対して、チップコンデンサなどの受動部品を実装する技術は、部品と配線パターンとの接続部材としてはんだや導電性接着剤を利用する、いわゆる表面実装技術である。この場合の配線パターンに対する部品の位置合わせ精度は、フリップチップ接続の場合より粗くて済み、したがって、生産性を考慮して、比較的大きなワークにも対応した生産設備を利用可能になっている。
【０００５】
配線板中に、受動部品および半導体部品のような複数種の部品が混載で埋設、実装される部品内蔵配線板では、ゆえに、受動部品の実装のためには表面実装技術が、半導体チップの実装ためにはフリップチップ接続技術が、それぞれ利用されることになる。したがって、別々の工程が必要であり、生産性を向上させる上でひとつ課題が生じる。また、フリップチップ接続では、大きなワークに対応することができないということからも生産性向上に不利である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１９７８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した事情を考慮してなされたもので、絶縁板中に部品が埋設、実装された部品内蔵配線板を製造する方法において、複数種の部品が混載で埋設、実装される場合であっても大きな生産性と低コストを実現することが可能な部品内蔵配線板を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明の一態様である部品内蔵配線板の製造方法は、第１の絶縁板上に積層された金属箔をパターニングし、端子パッドを有する半導体チップと、該端子パッドに電気的に接続されたグリッド状配列の表面実装用端子とを備えた半導体素子を実装するためのランドである第１のランドと、表面実装用のチップ部品を実装するためのランドである第２のランドとを含む配線パターンを形成する工程と、前記第１の絶縁板上の前記第１、第２のランド上にクリームはんだまたは未硬化の導電性組成物を適用する工程と、前記クリームはんだまたは前記導電性組成物を介して前記第１の絶縁板の前記第１のランド上に前記半導体素子を載置する工程と、前記クリームはんだまたは前記導電性組成物を介して前記第１の絶縁板の前記第２のランド上に前記チップ部品を載置する工程と、前記第１のランド上に前記半導体素子が載置され前記第２のランド上に前記チップ部品が載置された状態において、前記クリームはんだをリフローすべくまたは前記導電性組成物を硬化すべく加熱して、前記半導体素子を前記第１のランドにおよび前記チップ部品を前記第２のランドに接続する工程と、前記第１の絶縁板とは別の絶縁板である第２の絶縁板中に、前記第１のランドに接続された前記半導体素子および前記第２のランドに接続された前記チップ部品を埋め込むように、前記第１の絶縁板に積層状に前記第２の絶縁板を一体化する工程とを具備する。
【発明の効果】
【０００９】
本発明によれば、絶縁板中に部品が埋設、実装された部品内蔵配線板を製造する方法において、複数種の部品が混載で埋設、実装される場合であっても大きな生産性と低コストを実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態である製造方法による部品内蔵配線板の構成を模式的に示す断面図。
【図２】図１に示した部品内蔵配線板に使用の半導体素子４２を模式的に、やや詳細に示す下面図および断面図。
【図３】図１に示した部品内蔵配線板に使用の半導体素子４２についてその製造過程例を模式的断面で示す工程図。
【図４】図１に示した部品内蔵配線板の製造過程の一部を模式的断面で示す工程図。
【図５】図１に示した部品内蔵配線板の製造過程の別の一部を模式的断面で示す工程図。
【図６】図１に示した部品内蔵配線板の製造過程のさらに別の一部を模式的断面で示す工程図。
【発明を実施するための形態】
【００１１】
本発明の実施態様として、前記クリームはんだが、はんだ粒に加えて銅粒をフラックス中に分散させたクリームはんだである、とすることができる。これによれば、配線板の主面上に部品実装がされるときの熱で内蔵部品用のはんだが再溶融することがあっても効果的に接続不良などの不良発生を防止することができる。
【００１２】
また、実施態様として、前記半導体素子における前記表面実装用端子と前記端子パッドとの電気的な接続が、前記半導体チップ上に形成された再配線層によりなされている、とすることができる。このような再配線層を用いた場合、半導体素子のうちのパッケージ相当部分をわずかな厚みおよび体積とすることができ、配線板内に内蔵することにより適性を有する。
【００１３】
また、実施態様として、前記半導体素子の厚さが、前記チップ部品の高さより薄い、とすることができる。これによれば、製造工程として、半導体素子に対して積層時に加えられる積層方向の力が、電気／電子部品により抑制されるので、半導体素子が製造時に破壊するなどの不良を効果的に防止できる。
【００１４】
また、実施態様として、前記半導体素子の前記表面実装用端子が、ＬＧＡの端子である、とすることができる。ＬＧＡを利用した表面実装では、はんだボールなどのバンプを使用せずに配線板に実装することが可能であり、高さ方向のサイズを抑えることができるので、より内蔵することに適性がある。
【００１５】
また、実施態様として、前記半導体素子の前記表面実装用端子が、表層としてＮｉ／Ａｕめっき層を有するか、表層としてすずめっき層を有するか、表層としてＣｕであるかのいずれかである、とすることができる。表面実装用端子がこのようなＮｉ／Ａｕめっき層を表層に有することで、良好なはんだ付けとその接続の高信頼性を得ることができる。また、すずめっき層によればより安価であるが、良好なはんだ付けとその接続の高信頼性を得ることができる。また、Ｃｕであってもはんだ付けが可能であり、またこの場合、半導体素子としての構成がより簡単になる可能性が高く、より廉価に製造ができる。
【００１６】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態である製造方法による部品内蔵配線板の構成を模式的に示す断面図である。図１に示すように、この部品内蔵配線板は、絶縁層１１（第１の絶縁層）、同１２、同１３、同１４、同１５（１２、１３、１４、１５で第２の絶縁層）、配線層（配線パターン）２１、同２２、同２３（第２の配線パターン）、同２４、同２５、同２６（＝合計６層）、層間接続体３１、同３２、同３４、同３５、スルーホール導電体３３、チップ部品４１（電気／電子部品）、半導体素子（ウエハレベル・チップスケールパッケージによる）４２、接続部材（はんだ）５１、５２、はんだレジスト６１、６２を有する。
【００１７】
すなわち、この配線板は、内蔵部品として、互いに異種の部品であるチップ部品４１と半導体素子４２とを有する。チップ部品４１は、いわゆる表面実装用のチップ部品であり、ここでは例えばチップコンデンサである。その平面的な大きさは例えば０．６ｍｍ×０．３ｍｍである。両端に端子４１ａを有し、その下側が配線層２２による実装用ランドに対向位置している。チップ部品４１の端子４１ａと実装用ランドとは接続部材５１により電気的・機械的に接続されている。
【００１８】
半導体素子４２は、ウエハレベル・チップスケールパッケージによる素子であり、半導体チップと、該半導体チップ上に形成されたグリッド状配列の表面実装用端子４２ａとを少なくとも備えている。その構造例および製造工程例については詳細を後述する（図２、図３）。表面実装用端子４２ａは、半導体チップがもともと有する端子パッドから再配線層を介して電気的に導通しつつその位置を再配置して設けられた端子である。このような再配置により、端子としての配置密度が半導体チップ上の端子パッドのそれより粗くなっている。これにより、半導体素子４２は、チップ部品４１と同様の表面実装技術により、配線層２２による実装用ランドに接続部材（はんだ）５２を介して実装することができる。
【００１９】
部品内蔵配線板としてのほかの構造について述べると、配線層２１、２６は、配線板としての両主面上の配線層であり、その上に各種の部品（不図示）が実装され得る。実装ではんだ（不図示）が載るべき配線層２１、２６のランド部分を除いて両主面上には、はんだ接続時に溶融したはんだをランド部分に留めかつその後は保護層として機能するはんだレジスト６１、６２が形成されている（厚さはそれぞれ例えば２０μｍ程度）。ランド部分の表層には、耐腐食性の高いＮｉ／Ａｕのめっき層（不図示）を形成するようにしてもよい。
【００２０】
また、配線層２２、２３、２４、２５は、それぞれ、内層の配線層であり、順に、配線層２１と配線層２２の間に絶縁層１１が、配線層２２と配線層２３の間に絶縁層１２が、配線層２３と配線層２４との間に絶縁層１３が、配線層２４と配線層２５との間に絶縁層１４が、配線層２５と配線層２６との間に絶縁層１５が、それぞれ位置しこれらの配線層２１〜２６を隔てている。各配線層２１〜２６は、例えばそれぞれ厚さ１８μｍの金属（銅）箔からなっている。
【００２１】
各絶縁層１１〜１５は、絶縁層１３を除き例えばそれぞれ厚さ１００μｍ、絶縁層１３のみ例えば厚さ３００μｍで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。特に絶縁層１３は、内蔵されたチップ部品４１および半導体素子４２に相当する位置部分が開口部となっており、チップ部品４１および半導体素子４２を埋設するための空間を提供する。絶縁層１２、１４は、内蔵されたチップ部品４１および半導体素子４２のための絶縁層１３の上記開口部および絶縁層１３のスルーホール導電体３３内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。
【００２２】
配線層２１と配線層２２とは、それらのパターンの面の間に挟設されかつ絶縁層１１を貫通する層間接続体３１により導通し得る。同様に、配線層２２と配線層２３とは、それらのパターンの面の間に挟設されかつ絶縁層１２を貫通する層間接続体３２により導通し得る。配線層２３と配線層２４とは、絶縁層１３を貫通して設けられたスルーホール導電体３３により導通し得る。配線層２４と配線層２５とは、それらのパターンの面の間に挟設されかつ絶縁層１４を貫通する層間絶縁体３４により導通し得る。配線層２５と配線層２６とは、それらのパターンの面の間に挟設されかつ絶縁層１５を貫通する層間接続体２５により導通し得る。
【００２３】
層間接続体３１、３２、３４、３５は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向（図１の図示で上下の積層方向）に径が変化している。その直径は、太い側で例えば２００μｍである。
【００２４】
以上、本実施形態に係る部品内蔵配線板の構造をひと通り述べた。次に、この部品内蔵配線板に使用の半導体素子４２についてその構成を、図２を参照してやや詳細に説明する。図２は、図１に示した部品内蔵配線板に使用の半導体素子４２を模式的に、やや詳細に示す下面図（図２（ａ））および断面図（図２（ｂ））である。図２（ａ）におけるＡ−Ａａ位置における矢視方向断面が、図２（ｂ）である。図２において、図１中に示した構成要素と同一のものには同一符号を付している。
【００２５】
図２（ａ）に示すように、この半導体素子４２は、表面実装用端子４２ａがグリッド状に配置されている。端子４２ａの配置ピッチは、例えば０．２ｍｍないし１．０ｍｍである。端子４２ａが配置された面の中央付近は、半導体素子４２として必要な端子数が少ない場合は、端子４２ａが配置されない態様とすることもできる。
【００２６】
この半導体素子４２は、配線板中に内蔵のため実装される前の形態として、端子４２ａ上にはんだボールのない、いわゆるＬＧＡ（land grid array）の形態である。このようなはんだボールのない構成とすることで高さ方向の実装サイズを抑制し、より内蔵への適性を向上させている。内蔵される配線板の厚さが許せば、端子４２ａ上にはんだボールが搭載されたいわゆるＢＧＡ（ball grid array）も利用できる。
【００２７】
半導体素子４２の断面方向には、図２（ｂ）に示すように、表面実装用端子４２ａが、絶縁層４２ｅ上に、かつ、絶縁層４２ｅを貫通する部分を介して再配線層４２ｂに接触するように形成されている。さらに、再配線層４２ｂは、絶縁層４２ｅと半導体チップとの間に設けられた絶縁層４２ｄ上に、かつ、絶縁層４２ｄを貫通する部分を介して半導体チップ上の端子パッド４２ｃに接触するように形成されている。
【００２８】
端子パッド４２ｃは、通常、半導体チップの各辺に沿って一列に列設されているので、その配置ピッチは比較上狭い。すなわち、その配置ピッチと、グリッド状に配置され、配置ピッチが比較上広くなっている表面実装用端子４２ａの配置ピッチとの導通を仲介するために、再配線層４２ｂが設けられる。このような構成により、この半導体素子４２は表面実装可能な形態であるにもかかわらず、平面的には半導体チップと同じ面積であり、厚さ方向にも半導体チップそのものよりわずかに厚い程度の大きさとなっている。なお、半導体素子４２としてより薄くするために、半導体チップの裏面を、研削工程を設けて研削しておくようにしてもよい。例えば、総厚を０．３ｍｍ程度以下としておくことができる。
【００２９】
次に、このような半導体素子４２の製造工程例について図３を参照して説明する。図３は、図１に示した部品内蔵配線板に使用の半導体素子４２についてその製造過程例を模式的断面で示す工程図である。図３において、すでに説明の図中に示した構成要素と同一のものには同一符号を付している。
【００３０】
まず、図３（ａ）に示すように、半導体ウエハ４２ｗであってその面上に複数の半導体デバイスがすでに形成されたものを用意する。半導体ウエハ４２ｗの面上には、それぞれの半導体デバイスの外部接続部として端子パッド４２ｃが形成されている。端子パッド４２ｃは、通常、ワイヤボンディングを行なうのに必要な面積を有しており、かつワイヤボンディングを行うのに支障のない程度の配置ピッチを有して各半導体デバイスの四辺に沿って設けられている。この配置ピッチは、一般的な表面実装を行う端子の配置ピッチより狭い。
【００３１】
次に、図３（ｂ）に示すように、パッド４２ｃを覆うように半導体ウエハ４２ｗ上全面に絶縁層４２ｄを形成する。形成方法は、周知の方法を用いてよいが、例えば、半導体ウエハ４２ｗ上に絶縁材料であるポリイミドを滴下してスピンコートし厚さ例えば１μｍ程度に形成することができる。
【００３２】
次に、図３（ｃ）に示すように、パッド４２ｃ上の絶縁層４２ｄを選択的にエッチング除去し絶縁層４２ｄに、パッド４２ｃに通じる開口部７１を形成する。選択的にエッチングするには、フォトリソグラフィなどの周知の方法を適用することができる。なお、図３（ｂ）および図３（ｃ）に示す方法に代えて、パッド４２ｃ上を除き選択的に絶縁層４２ｄを形成する方法を用いてもよい。選択的に絶縁層４２ｄを形成するのも同様に周知の方法により行なうことができる。
【００３３】
開口部７１を形成したら、次に、図３（ｄ）に示すように、開口部７１内を充填しかつ必要なパターンを有するように導電材料で再配線層４２ｂを絶縁層４２ｄ上に形成する。再配線層４２ｂは、材料として例えばＡｌやＡｕ、Ｃｕなどを用いることができる。形成方法としては、スパッタ、蒸着、めっきなどの中から使用する材料を考慮して適当なものを選択することができる。パターン化のためには、使用する材料を考慮の上、絶縁層４２ｄ上に全面的に形成したあと不要部分をエッチング除去するか、または絶縁層４２ｄ上に所定パターンのレジストマスクを形成しさらに再配線層４２ｂとなる層を形成するかして行うことができる。再配線層４２ｂの厚さは例えば１μｍ程度とすることができる。
【００３４】
再配線層４２ｂを形成したら、次に、図３（ｅ）に示すように、再配線層４２ｂ上を覆って絶縁層４２ｅを形成し、さらに絶縁層４２ｅを選択的にエッチング除去して絶縁層４２ｅに再配線層４２ｂに通じる開口部７２を形成する。この図３（ｅ）に示す工程は、絶縁層４２ｄの形成およびその加工の工程である図３（ｂ）、図３（ｃ）と同様の要領により行うことができる。絶縁層４２ｅを選択的に形成する方法を選択した場合も同様である。
【００３５】
開口部７２を形成したら、次に、図３（ｆ）に示すように、開口部７２内を充填しかつ絶縁層４２ｅ上の所定の配置位置を占めるように表面実装用端子４２ａを導電材料で形成する。この導電材料には、例えばＡｌやＡｕ、Ｃｕなどを用いることができる。形成方法としては、スパッタ、蒸着、めっきなどの中から使用する材料を考慮して適当なものを選択することができる。選択的に形成するには、使用する材料を考慮の上、絶縁層４２ｅ上に全面的に形成したあと不要部分をエッチング除去するか、または絶縁層４２ｄ上に所定パターンのレジストマスクを形成しさらに表面実装用端子４２ａとなる層を形成するかして行なうことができる。表面実装用端子４２ａの層は、その厚さを例えば１μｍ程度とすることができる。
【００３６】
表面実装用端子４２ａは、さらに、その導電材料がＣｕやＡｌであればその表層をＮｉ／Ａｕのめっき層、またはＳｎ（すず）のめっき層で覆うように処理を加えてもよい。このようなめっきを施すには例えば無電解めっき工程を用いることができる。所定材料のめっき層を有することにより、配線板内への内蔵のための表面実装において良好なはんだ付けとその接続信頼性を得ることができる。
【００３７】
表面実装用端子４２ａが形成されたら、最後に、図３（ｇ）に示すように、半導体ウエハ４２ｗをダイシングし個々の半導体素子４２を得る。このようにして得られた半導体素子４２は、表面実装用端子４２ａにより、すでに述べたようにチップ部品と同様に表面実装工程に供することができる。
【００３８】
なお、図３においては、ダイシングする前のウエハ４２ｗを用いて表面実装用端子４２ａを形成する方法を説明したが、これは、より生産性を上げて形成する例を示したものであり、当然ながらダイシングしたあとの個々の半導体チップに対して同様の方法で表面実装用端子４２ａを形成することもできる。
【００３９】
図３に示したような半導体素子４２の変形例としては、再配線層４２ｂと表面実装用端子４２ａとを同一層として形成する例を挙げることができる。この場合には、再配線として必要なパターンを有するように、かつこのパターンに連絡して表面実装用端子４２ａのパターンを有するように導電材料の層を絶縁層４２ｄ上に形成する。この導電材料の層は、絶縁層４２ｄに形成された開口部７１内を充填している。そして、この導電材料の層のうちの表面実装用端子４２ａの部分を除いて全面を絶縁層４２ｅで覆うように形成する。これによっても、半導体デバイスの端子パッド４２ｃを再配置した表面実装用端子４２ａを有する半導体素子を得ることができる。
【００４０】
以上説明のように、この実施形態に係る部品内蔵配線板は、複数種の部品のひとつとして半導体素子４２を、もうひとつとしてチップ部品４１を、同時に埋設して備えている。ここで、半導体素子４２は、半導体チップとグリッド状配列の表面実装用端子４２ａとを有している。したがって、半導体素子４２を配線板に内蔵のため実装のとき、チップ部品４１と同様の表面実装技術を同時に適用し得る。よって、複数種の部品を同時に実装する表面実装技術を利用でき、このとき生産性を考慮して比較的大きなワークを使用できる。したがって、大きな生産性と低コストを実現した部品内蔵配線板となる。
【００４１】
また、表面実装用端子４２ａが特にグリッド状配列であること、すなわち面配置であることにより、半導体素子４２としての平面面積を極力小さくするが可能である。さらに、表面実装用端子４２ａと半導体チップ上の端子パッド４２ｃとの電気的接続が、半導体チップ上に形成された再配線層４２ｂによってなされているので、半導体素子４２としての厚みも半導体チップそのものと比較してさほど厚くならない。すなわち、半導体素子４２の面積および厚みという観点で、半導体チップと同様の内蔵のしやすさが確保されている。一方、半導体チップを内蔵する場合に必要なフリップチップ接続ほどに高精度な位置合わせ工程を必要とするわけではない。よってこれも生産性の向上と低コスト化に寄与する。
【００４２】
なお、内蔵、埋設する半導体素子４２として、上記説明のようなウエハレベル・チップスケールパッケージのものでなく、ほかのパッケージ品（例えば半導体チップと表面実装用端子４２ａとの間にインターポーズ基板を有する形態）とすることも可能である。この場合は、素子としての面積および厚みが、ウエハレベル・チップスケールパッケージのものより必然的に大きくなるが、部品内蔵に供する基板側の仕様次第では対応できる。この場合も、チップ部品４１と同様の表面実装技術を、半導体素子４２に同時に適用し得る利点は維持される。
【００４３】
次に、図１に示した部品内蔵配線板の製造工程を図４ないし図６を参照して説明する。図４ないし図６は、それぞれ、図１に示した部品内蔵配線板の製造過程の一部を模式的断面で示す工程図である。これらの図において図１中に示した構成要素と同一または同一相当のものには同一符号を付してある。
【００４４】
図４から説明する。図４は、図１中に示した各構成のうち絶縁層１１を中心とした部分の製造工程を示している。まず、図４（ａ）に示すように、厚さ例えば１８μｍの金属箔（電解銅箔）２２Ａ上に例えばスクリーン印刷により、層間接続体３１となるペースト状の導電性組成物をほぼ円錐形のバンプ状（底面径例えば２００μｍ、高さ例えば１６０μｍ）に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔２２Ａの下面に印刷しているが上面でもよい（以下の各図も同じである）。層間接続体３１の印刷後これを乾燥させて硬化させる。
【００４５】
次に、図４（ｂ）に示すように、金属箔２２Ａ上に厚さ例えば公称１００μｍのＦＲ−４のプリプレグ１１Ａを積層して層間接続体３１を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい（いずれにしても層間接続体３１の形状は、積層方向に一致する軸を有しその軸方向に径が変化している。）。続いて、図４（ｃ）に示すように、プリプレグ１１Ａ上に金属箔（電解銅箔）２１Ａを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔２１Ａは層間接続体３１と電気的導通状態となり、プリプレグ１１Ａは完全に硬化して絶縁層１１になる。
【００４６】
次に、図４（ｄ）に示すように、片側の金属箔２２Ａに例えば周知のフォトリソグラフィによるパターニングを施し、これを、実装用ランドを含む配線パターン２２に加工する。そして、加工により得られた実装用ランド上に、図４（ｅ）に示すように、例えばスクリーン印刷によりクリームはんだ５１Ａ、５２Ａを印刷・適用する。クリームはんだ５１Ａ、５２Ａは、スクリーン印刷を用いれば容易に所定パターンに印刷できる。スクリーン印刷に代えてディスペンサを使用することもできる。
【００４７】
クリームはんだ５１Ａ、５２Ａは、これらに代えて硬化前の導電性組成物を使用するようにしてもよい。導電性組成物とすると硬化後の耐熱性が高く、完成された後の配線板としての部品実装時に加わる熱で接続不良が発生するのを効果的に防止できる。
【００４８】
次に、チップ部品４１および半導体素子４２をクリームはんだ５１Ａ、５２Ａを介して実装用ランド上にそれぞれ例えばマウンタで載置し、さらにその後クリームはんだ５１Ａ、５２Ａをリフローさせるべく加熱（例えば２２０℃から２５０℃）を行う。以上により、図４（ｆ）に示すように、接続部材５１、５２を介してチップ部品４１および半導体素子４２が配線層２２の実装用ランド上に接続された状態の配線板素材１が得られる。この配線板素材１を用いる後の工程については図６で述べる。
【００４９】
クリームはんだ５１Ａ、５２Ａ中に分散されているはんだ粒の組成としては、例えば、すずを主成分とする鉛フリーのもの（Ｓｎ−３Ａｇ−０．５Ｃｕ）とすることができる。また、再溶融しにくくするために、はんだ粒に加えて銅粒をフラックス中に分散させた構成のものを使用することもできる。このような構成では、はんだ粒が例えば２１７℃から２２１℃で溶融して銅粒の表面を覆う。このとき銅粒の表面を覆ったはんだのすず成分が銅との化合物Ｃｕ６Ｓｎ５を形成する。これにより銅粒を除く部分のすず成分は減少する。表面が銅−すず化合物で覆われた銅粒は、化合物Ｃｕ６Ｓｎ５により一部互いに連結する場合もある。
【００５０】
このようにして形成された接続部材５１、５２によれば、この部品内蔵配線板が部品実装に供されるときに、再溶融による信頼性劣化を効果的に防止できる。すなわち、化合物Ｃｕ６Ｓｎ５は融点が６００℃以上と高く、部品実装時に溶融することはない。さらに、銅粒を除く部分のすずは当初のはんだ粒のそれに比べて減少しており、例え再溶融してもその体積変化が小さく周りへの影響が抑制されている。よって部品内蔵配線板として信頼性が低下しにくくなる。
【００５１】
クリームはんだ５１Ａ、５２Ａ中の銅粒は、他の金属、例えば銀、金、アルミニウム、銅−すず合金などの金属粒とすることも可能である。また、組成が例えばＳｎ−３Ａｇ−０．５Ｃｕのはんだ粒は、その粒径として例えば１０μｍないし２０μｍのもの用いることができる。さらに、接続部材５１、５２における、表面が銅−すず化合物で覆われた銅粒の粒径は、例えば３μｍないし４０μｍとすることができる。また、接続部材５１、５２における銅粒の占める割合は、例えば５ｗｔ％ないし５０ｗｔ％とすることができる。
【００５２】
次に、図５を参照して説明する。図５は、図１中に示した各構成のうち絶縁層１３および同１２を中心とした部分の製造工程を示している。まず、図５（ａ）に示すように、両面に例えば厚さ１８μｍの金属箔（電解銅箔）２３Ａ、２４Ａが積層された例えば厚さ３００μｍのＦＲ−４の絶縁層１３を用意し、その所定位置にスルーホール導電体を形成するための貫通孔８３をあけ、かつ内蔵するチップ部品４１および半導体素子４２に相当する部分に部品用開口部８１、８２を形成する。
【００５３】
次に、無電解めっきおよび電解めっきを行い、図５（ｂ）に示すように、貫通孔８３の内壁にスルーホール導電体３３を形成する。このとき開口部８１、８２の内壁にも導電体が形成される。さらに、図５（ｃ）に示すように、金属箔２３Ａ、２４Ａを周知のフォトリソグラフィを利用して所定にパターニングして配線層２３、２４を形成する。配線層２３、２４のパターニング形成により、開口部８１、８２の内壁に形成された導電体も除去される。
【００５４】
次に、図５（ｄ）に示すように、配線層２３上の所定の位置に層間接続体３２となる導電性バンプ（底面径例えば２００μｍ、高さ例えば１６０μｍ）をペースト状導電性組成物のスクリーン印刷により形成する。続いて、図５（ｅ）に示すように、絶縁層１２とすべきＦＲ−４のプリプレグ１２Ａ（公称厚さ例えば１００μｍ）を配線層２３側にプレス機を用い積層する。プリプレグ１２Ａには、絶縁層１３と同様の、内蔵するチップ部品４１および半導体素子４２に相当する部分の開口部をあらかじめ設けておく。
【００５５】
図５（ｅ）の積層工程では、層間接続体３２の頭部をプリプレグ１２Ａに貫通させる。なお、図５（ｅ）における層間接続体３２の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。以上により得られた配線板素材を配線板素材２とする。
【００５６】
以上の図５に示した工程は、以下のような手順とすることも可能である。図５（ａ）の段階では、貫通孔８３のみ形成し内蔵部品用の開口部８１、８２を形成せずに続く図５（ｂ）から図５（ｄ）までの工程を行う。次に、図５（ｅ）に相当する工程として、プリプレグ１２Ａ（開口のないもの）の積層を行う。そして、絶縁層１３およびプリプレグ１２Ａに部品内蔵用の開口部を同時に形成する、という工程である。
【００５７】
次に、図６を参照して説明する。図６は、上記で得られた配線板素材１、２などを積層する配置関係を示す図である。ここで、図示上側の配線板素材３は、下側の配線板素材１と同様な工程を適用し、かつそのあと層間接続体３４およびプリプレグ１４Ａを、図示中間の配線板素材２における層間接続体３２およびプリプレグ１２Ａと同様にして形成し得られたものである。
【００５８】
ただし、配線板素材３は、部品（チップ部品４１および半導体素子４２）およびこれを接続するための部位（実装用ランド）のない構成であり、さらにプリプレグ１４Ａにはチップ部品４１用の開口部、半導体素子４２用の開口部を設けない。そのほかは、金属箔（電解銅箔）２６Ａ、絶縁層１５、層間接続体３５、配線層２５、プリプレグ１４Ａ、層間接続体３４とも、それぞれ配線板素材１の金属箔２１Ａ、絶縁層１１、層間接続体３１、配線層２２、配線板素材２のプリプレグ１２Ａ、層間接続体３２と同じである。
【００５９】
図６に示すような配置で各配線板素材１、２、３を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ１２Ａ、１４Ａが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ１２Ａ、１４Ａの流動性により、チップ部品４１および半導体素子４２の周りの空間およびスルーホール導電体３３内部の空間にはプリプレグ１２Ａ、１４Ａが変形進入し空隙は発生しない。また、配線層２２、２４は、層間接続体３２、３４にそれぞれ電気的に接続される。
【００６０】
このプレス工程において、半導体素子４２に加わるプレス力を緩和しその破壊などの不良発生を抑止するには、チップ部品４１の高さに比べて半導体素子４２の高さをやや低くしておくようにすると好ましい。多くのアプリケーションで半導体素子４２の数は少なく（例えば１個）、かつこれを取り巻くようにチップ部品４１が配置されることが多いからである。このように取り囲んで配置されたチップ部品４１がよりプレス力を負担して半導体素子４２に加わるプレス力は小さくなる。
【００６１】
図６に示す積層工程の後、上下両面の金属箔２６Ａ、２１Ａを周知のフォトリソグラフィを利用して所定にパターニングし、さらにはんだレジスト６１、６２の層を形成することにより、図１に示したような部品内蔵配線板を得ることができる。
【００６２】
変形例として、中間の絶縁層１３に設けられたスルーホール導電体３３については、層間接続体３１や同３２と同様なものとする構成も当然ながらあり得る。また、層間接続体３１、３２、３４、３５について、説明した導電性組成物印刷による導電性バンプを由来とするもの以外に、例えば、金属板エッチングにより形成された金属バンプ、導電性組成物充填による接続体、めっきにより形成された導体バンプなどを由来とするものなどのうちから適宜選択、採用することもできる。また、外側の配線層２１、２６は、最後の積層工程のあとにパターニングして得る以外に、各配線板素材１、３の段階で（例えば図４（ｄ）の段階で）形成するようにしてもよい。
【００６３】
また、図６に示した積層工程において、配線板素材１、２については、プリプレグ１２Ａおよび層間接続体３２の部分を配線板素材２の側ではなく配線板素材１の側に設けておくようにしてもよい。すなわち、層間接続体３２の形成およびプリプレグ１２Ａの積層を、配線板素材１の配線層２２上（絶縁層１１上）であらかじめ行うようにする。この場合、実装されたチップ部品４１および半導体素子４２が、一見、層間接続体３２をスクリーン印刷で形成するときに干渉要因となるように見えるが、チップ部品４１および半導体素子４２として十分薄い部品の場合は実際上干渉要因とはならない。プリプレグ１２Ａの積層工程のときには、チップ部品４１および半導体素子４２の厚さを吸収できるクッション材を介在させて加圧・加熱すれば面内方向均一にプリプレグ１２Ａを積層できる。
【符号の説明】
【００６４】
１…配線板素材、２…配線板素材、３…配線板素材、１１…絶縁層、１１Ａ…プリプレグ、１２…絶縁層、１２Ａ…プリプレグ、１３…絶縁層、１３Ａ…プリプレグ、１４…絶縁層、１４Ａ…プリプレグ、１５…絶縁層、２１…配線層（配線パターン）、２１Ａ…金属箔（銅箔）、２２…配線層（配線パターン）、２２Ａ…金属箔（銅箔）、２３…配線層（配線パターン）、２３Ａ…金属箔（銅箔）、２４…配線層（配線パターン）、２４Ａ…金属箔（銅箔）、２５…配線層（配線パターン）、２６…配線層（配線パターン）、２６Ａ…金属箔（銅箔）、３１，３２，３４，３５…層間接続体（導電性組成物印刷による導電性バンプ）、３３…スルーホール導電体、４１…チップ部品（電気／電子部品）、４１ａ…端子、４２…半導体素子（ウエハレベル・チップスケールパッケージによる）、４２ａ…表面実装用端子、４２ｂ…再配線層、４２ｃ…端子パッド、４２ｄ，４２ｅ…絶縁層、４２ｗ…半導体ウエハ、５１，５２…接続部材（はんだまたは導電性組成物）、５１Ａ，５１Ｂ…クリームはんだまたは硬化前導電性組成物、６１，６２…はんだレジスト、７１，７２…開口部、８１，８２…部品用開口部、８３…貫通孔。
【特許請求の範囲】
【請求項１】
第１の絶縁板上に積層された金属箔をパターニングし、端子パッドを有する半導体チップと、該端子パッドに電気的に接続されたグリッド状配列の表面実装用端子とを備えた半導体素子を実装するためのランドである第１のランドと、表面実装用のチップ部品を実装するためのランドである第２のランドとを含む配線パターンを形成する工程と、
前記第１の絶縁板上の前記第１、第２のランド上にクリームはんだまたは未硬化の導電性組成物を適用する工程と、
前記クリームはんだまたは前記導電性組成物を介して前記第１の絶縁板の前記第１のランド上に前記半導体素子を載置する工程と、
前記クリームはんだまたは前記導電性組成物を介して前記第１の絶縁板の前記第２のランド上に前記チップ部品を載置する工程と、
前記第１のランド上に前記半導体素子が載置され前記第２のランド上に前記チップ部品が載置された状態において、前記クリームはんだをリフローすべくまたは前記導電性組成物を硬化すべく加熱して、前記半導体素子を前記第１のランドにおよび前記チップ部品を前記第２のランドに接続する工程と、
前記第１の絶縁板とは別の絶縁板である第２の絶縁板中に、前記第１のランドに接続された前記半導体素子および前記第２のランドに接続された前記チップ部品を埋め込むように、前記第１の絶縁板に積層状に前記第２の絶縁板を一体化する工程と
を具備する部品内蔵配線板の製造方法。
【請求項２】
前記クリームはんだが、はんだ粒に加えて銅粒をフラックス中に分散させたクリームはんだである請求項１記載の部品内蔵配線板の製造方法。
【請求項３】
前記半導体素子における前記表面実装用端子と前記端子パッドとの電気的な接続が、前記半導体チップ上に形成された再配線層によりなされている請求項１記載の部品内蔵配線板の製造方法。
【請求項４】
前記半導体素子の厚さが、前記チップ部品の高さより薄い請求項１記載の部品内蔵配線板の製造方法。
【請求項５】
前記半導体素子の前記表面実装用端子が、ＬＧＡの端子である請求項１記載の部品内蔵配線板の製造方法。
【請求項６】
前記半導体素子の前記表面実装用端子が、表層としてＮｉ／Ａｕめっき層を有するか、表層としてすずめっき層を有するか、表層としてＣｕであるかのいずれかである請求項１記載の部品内蔵配線板の製造方法。
【請求項１】
第１の絶縁板上に積層された金属箔をパターニングし、端子パッドを有する半導体チップと、該端子パッドに電気的に接続されたグリッド状配列の表面実装用端子とを備えた半導体素子を実装するためのランドである第１のランドと、表面実装用のチップ部品を実装するためのランドである第２のランドとを含む配線パターンを形成する工程と、
前記第１の絶縁板上の前記第１、第２のランド上にクリームはんだまたは未硬化の導電性組成物を適用する工程と、
前記クリームはんだまたは前記導電性組成物を介して前記第１の絶縁板の前記第１のランド上に前記半導体素子を載置する工程と、
前記クリームはんだまたは前記導電性組成物を介して前記第１の絶縁板の前記第２のランド上に前記チップ部品を載置する工程と、
前記第１のランド上に前記半導体素子が載置され前記第２のランド上に前記チップ部品が載置された状態において、前記クリームはんだをリフローすべくまたは前記導電性組成物を硬化すべく加熱して、前記半導体素子を前記第１のランドにおよび前記チップ部品を前記第２のランドに接続する工程と、
前記第１の絶縁板とは別の絶縁板である第２の絶縁板中に、前記第１のランドに接続された前記半導体素子および前記第２のランドに接続された前記チップ部品を埋め込むように、前記第１の絶縁板に積層状に前記第２の絶縁板を一体化する工程と
を具備する部品内蔵配線板の製造方法。
【請求項２】
前記クリームはんだが、はんだ粒に加えて銅粒をフラックス中に分散させたクリームはんだである請求項１記載の部品内蔵配線板の製造方法。
【請求項３】
前記半導体素子における前記表面実装用端子と前記端子パッドとの電気的な接続が、前記半導体チップ上に形成された再配線層によりなされている請求項１記載の部品内蔵配線板の製造方法。
【請求項４】
前記半導体素子の厚さが、前記チップ部品の高さより薄い請求項１記載の部品内蔵配線板の製造方法。
【請求項５】
前記半導体素子の前記表面実装用端子が、ＬＧＡの端子である請求項１記載の部品内蔵配線板の製造方法。
【請求項６】
前記半導体素子の前記表面実装用端子が、表層としてＮｉ／Ａｕめっき層を有するか、表層としてすずめっき層を有するか、表層としてＣｕであるかのいずれかである請求項１記載の部品内蔵配線板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−１１０４４１（Ｐ２０１３−１１０４４１Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１３−４７８００（Ｐ２０１３−４７８００）
【出願日】平成２５年３月１１日（２０１３．３．１１）
【分割の表示】特願２００７−２８４７５４（Ｐ２００７−２８４７５４）の分割
【原出願日】平成１９年１１月１日（２００７．１１．１）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２５年３月１１日（２０１３．３．１１）
【分割の表示】特願２００７−２８４７５４（Ｐ２００７−２８４７５４）の分割
【原出願日】平成１９年１１月１日（２００７．１１．１）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
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