半導体実装部材及びその製造方法

【課題】 高い信頼性を有する半導体実装部材及びその製造方法を提供する。
【解決手段】 第2基板300が、上方へ突き出る第2接続導体332Pを備える。第1基板500が、上方へ突き出る第1接続導体872Pを備える。例えば半導体実装部材を外部基板に実装する際に生じる応力を、第1接続導体332Pで第1基板側へ逃がすと共に、第2接続導体872Pで第2基板側へ逃がし、靱性が高く脆い半導体素子90へ加わる応力を緩和することができる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、第2基板と、該第2基板上にバンプを介して搭載される第1基板とからなる半導体実装部材及びその製造方法に関するものである。
【背景技術】
【0002】
半導体装置のパッケージ基板として、高集積化のためコア基板に層間樹脂絶縁層と導体パターンとを交互に積層して成るビルドアップ多層配線板が用いられている。ここで、更に、集積率を高め、配線距離を短くするため、厚みのあるコア基板を除いたコアレスのビルドアップ多層配線板が提案されている。特許文献1には、金属板の凹部に導電性フィラーを充填し、該金属板の上に絶縁層と導体パターンとを積層した後、金属板をエッチング除去することで、導電性フィラーから成る電極を備えるコアレスのビルドアップ多層配線板を製造する方法が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】US2008/0188037A1
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、半導体素子を形成する材料のLow-k化が進む傾向にある。こうした場合、種々の熱応力に対して半導体素子が脆弱になる。
このため、例えば特許文献1に記載の半導体装置を外部基板上に実装する際に生じる熱応力や、実装後に生じる熱応力をできる限り緩和し、そうした熱応力が半導体素子に加わることを抑制する手段が要求されている。
【0005】
本発明の目的は、高い信頼性を有する半導体実装部材を提供することである。
【課題を解決するための手段】
【0006】
請求項1に記載の発明は、複数の第1絶縁層と、該第1絶縁層上に形成されている第1導体パターンと、上下に位置する前記第1導体パターン同士を接続する第1ビア導体とを有する第1基板と、該第1基板を実装し、複数の第2絶縁層と、該第2絶縁層上に形成されている第2導体パターンと、上下に位置する前記第2導体パターン同士を接続する第2ビア導体とを有する第2基板と、前記第1基板上に設けられ、該第1基板に半導体素子を接続するための第1バンプと、前記第2基板上に設けられ、該第2基板に前記第1基板を接続するための第2バンプと、を有する半導体実装部材であって、
前記第1基板は、前記第1絶縁層のうち最外層に位置する第1絶縁層の表面から突き出る第1接続導体を有し、前記第2基板は、前記第2絶縁層のうち最外層に位置する第2絶縁層の表面から突き出る第2接続導体を有し、前記第1バンプは前記第1接続導体上に設けられ、前記第2バンプは前記第2接続導体上に設けられている。
【発明の効果】
【0007】
本願発明の半導体実装部材では、例えば半導体素子と第1基板との熱膨張係数の差により生じた熱応力が、まず第1接続体を介して第1基板側へ伝達される。さらに、第1基板側へ伝達された熱応力が第2接続体を介して第2基板側へ伝達される。すなわち、半導体素子と第1基板との熱膨張係数の差により生じた熱応力は、第1接続体及び第2接続体を介して半導体素子から離間する側へ伝達されるようになる。その結果、半導体素子に加わる熱応力を極力低減することが可能となる。
【図面の簡単な説明】
【0008】
【図1】本発明の実施例に係る半導体実装部材の断面図である。
【図2】半導体実装部材の要部拡大図である。
【図3】半導体実装部材の断面図である。
【図4】第2基板の製造工程を示す工程図である。
【図5】第2基板の製造工程を示す工程図である。
【図6】第2基板の製造工程を示す工程図である。
【図7】第2基板の製造工程を示す工程図である。
【図8】第2基板の製造工程を示す工程図である。
【図9】第2基板の製造工程を示す工程図である。
【図10】第1基板の製造工程を示す工程図である。
【図11】第1基板の製造工程を示す工程図である。
【図12】第1基板の製造工程を示す工程図である。
【図13】第1基板の製造工程を示す工程図である。
【図14】第1基板の製造工程を示す工程図である。
【図15】第1基板の製造工程を示す工程図である。
【図16】第1基板の製造工程を示す工程図である。
【発明を実施するための形態】
【0009】
本発明の実施例に係る半導体実装部材について、図1〜図3の断面図を参照して説明する。図1は半導体実装部材の一部を示し、図2は半導体実装部材の接続部を拡大して示し、図3は半導体実装部材の全部を示す。
半導体実装部材10は、第2基板300と、第2基板300上にバンプ28を介して実装されている第1基板500とからなる。
【0010】
第2基板300は、第1面(上面)Fと第2面(裏面)Sとを有するコア基板30を備えている。第1面(上面)F上には導体パターン34が設けられ、第2面(裏面)S上には導体パターン34が設けられている。
第1面F上の導体パターン34と第2面S上の導体パターン334とはスルーホール導体36を介して接続されている。スルーホール導体36は、コア基板に設けられた貫通孔28内に銅めっきを充填することにより形成される。
【0011】
コア基板330の第1面Fには、層間絶縁層(第2絶縁層)50,150と導体パターン58、158とが交互に積層されている。上下の導体パターン同士は、ビア導体60,160を介して電気的に接続されている。
最外層の層間絶縁層150上には、開口371を有するソルダーレジスト層370a、370bがそれぞれ設けられている。なお、請求項1における「最外層に位置する第2絶縁層」とは、ソルダーレジスト層370aを意味する。
【0012】
開口371から露出される導体パターン158上には、第2接続導体332Pが形成されている。第2接続導体332Pは、導体パターンを形成する材料と同じ材料(例えば銅)から形成されている。なお、熱応力を効果的に緩和することが可能という点で、第2接続導体332Pを半田から形成することが好ましい。
【0013】
第2接続導体332Pの上面は、ソルダーレジスト層370aの表面よりも上方(第1基板側)に突き出ている。第2接続導体332Pの側面は、上方(第1基板側)に向かうにつれて径が小さくなるように傾斜している。さらに、第2接続導体332Pの側面は、弧状に凹む形状を有している。これにより、第2接続導体332Pが垂直な側面を有する場合と比較して、後述するバンプ28との接触面積が増大する。その結果、第2接続導体332Pを介して熱応力を緩和させやすくなる。
第2接続導体332P上には、第2接続導体332Pを被覆するようにバンプ28が設けられている。このバンプ28を介して、第2基板上に第1基板が実装されている。
【0014】
第1基板500は、コア基板を有さない。第1基板500は、第1絶縁層650、750と、ソルダーレジスト850、550と、導体パターン658、758と、ビア導体660、760と、を有する。第1基板500の第1主面上には、半導体チップ90が実装される。半導体チップ90は封止樹脂98により封止されている。
第1基板500を形成する第1絶縁層は、ガラスクロス、ガラス不織布、アラミドクロス、アラミド不織布等の補強材を含有していない。
第1基板500の厚みは、第2基板300よりも薄く、20〜30μmである。
【0015】
第1絶縁層650上には導体パターン658が形成されている。第1絶縁層650には孔651(ビアホール)が形成されており、孔651内には、めっきからなるビア導体660(第2導体パターン)が設けられている。ビア導体660は、第1絶縁層650を貫通している。第1絶縁層650上のうち、導体パターン658が形成されている面とは反対側の面には、ソルダーレジスト550が形成されている。このソルダーレジスト550は、ビア導体660の接続する導体パターン534を露出させる開口部556を有している。なお、請求項1における「最外層に位置する第1絶縁層」とは、ソルダーレジスト層850を意味する。
【0016】
開口部556により露出される導体パターン534上には、表面処理膜(図示せず)を介してバンプ28が形成されている。この表面処理膜は、例えばNi及びAuからなる。
【0017】
第1絶縁層650上及び導体パターン658上には、第1絶縁層750が形成されている。また、第1絶縁層750上には、導体パターン758(第1導体パターン)が形成される。さらに、第1絶縁層750には孔751(ビアホール)が形成されている。そして、孔751内に導体(例えば銅のめっき)が充填されることにより、その孔751内の導体がビア導体760(フィルド導体)となる。導体パターン658と導体パターン758とは、互いにビア導体760を介して電気的に接続される。
【0018】
第1絶縁層650、750及びソルダーレジスト850、550は、例えば感光性樹脂からなる。ただしこれに限られず、第1絶縁層650、750及びソルダーレジスト850、550は、感光性樹脂以外の材料からなってもよい。
第1絶縁層の線膨張係数は、第2絶縁層の線膨張係数よりも小さく、10〜25ppmである。
【0019】
導体パターン658及びビア導体660はそれぞれ、例えば図2に示すように、絶縁層650上に形成されている第1導体膜652と、第1導体膜652上に形成されている第2導体膜653,656と、からなる。また、導体パターン758及びビア導体760はそれぞれ、絶縁層750上に形成されている第1導体膜752と、第1導体膜752上に形成されている第2導体膜753,756と、からなる。ここで、第1導体膜652、752は、イオンマイグレーションの防止と絶縁層に対する密着性の双方を確保することが容易な点で、例えばTiN(下層)、Ti(上層)の2層構造で形成されることが好ましい。これら2層は、例えばスパッタリング法により形成されている。第2導体膜653、656,753、756は、電気抵抗の点で、例えばCuから形成されることが好ましい。本実施形態では、第2導体膜653、656,753、756が、無電解銅めっき膜653,753と、その上の電解銅めっき膜656、756と、からなる。このとき、無電解銅めっき膜653,753に代えて、スパッタリング法により形成される銅薄膜を採用してもよい。
【0020】
絶縁層750上には、導体パターン758の一部を露出させる開口部851を有するソルダーレジスト850が形成されている。ソルダーレジスト850の開口部851に露出される導体パターン758上には、第1接続導体872Pが形成されている。第1接続導体872Pは、導体パターンを形成する材料と同じ材料(例えば銅)から形成されている。なお、熱応力を効果的に緩和することが可能という点で、第1接続導体872Pを半田から形成することが好ましい。
【0021】
第1接続導体872Pの上面は、ソルダーレジスト層850の表面よりも上方(半導体素子側)に突き出ている。第1接続導体872Pの側面は、上方(半導体素子側)に向かうにつれて径が小さくなるように傾斜している。さらに、第1接続導体872Pの側面は、弧状に凹む形状を有している。これにより、第1接続導体872Pが垂直な側面を有する場合と比較して、後述するバンプ28との接触面積が増大する。その結果、第1接続導体872Pを介して熱応力を緩和させやすくなる。
第1接続導体872P上には、第1接続導体872Pを被覆するようにバンプ828が設けられている。このバンプ828を介して、第1基板500上に半導体素子90が実装されている。
【0022】
半導体素子の内部構造が図2中に示される。半導体素子90は、電極92と、貫通孔97を有する絶縁膜95と、該貫通孔97内であって、電極92上に形成されたビア導体94と、絶縁膜95から露出し、ビア導体94上に形成された第3導体ポスト96Pとを備える。第3導体ポストは銅めっきにより成る。
【0023】
第1基板500と、半導体素子90とは、第1基板500側の第1導体ポスト872Pと、半導体素子90側の第3導体ポスト96Pとの間に設けられた半田バンプ828を介して接続されている。第1基板と半導体素子との間にはアンダーフィル樹脂99が充填されている。
【0024】
実施例の半導体実装部材10では、第2基板300が第2接続導体332Pを備え、第1基板500が第1接続導体872Pを備える。例えば半導体素子と第1基板との熱膨張係数の差により生じた熱応力が、まず第1接続体を介して第1基板側へ伝達される。さらに、第1基板側へ伝達された熱応力が第2接続体を介して第2基板側へ伝達される。すなわち、半導体素子と第1基板との熱膨張係数の差により生じた熱応力は、第1接続体及び第2接続体を介して半導体素子から離間する側へ伝達されるようになる。その結果、半導体素子に加わる熱応力を極力低減することが可能となる。
【0025】
[第2基板の製造方法]
図1〜図3を参照して上述した第2基板の製造方法について図4〜図9を参照して説明される。
(1)厚さ0.15mmのガラスエポキシ樹脂またはBT(ビスマレイミドトリアジン)樹脂からなるコア基板30の両面に15μmの銅箔22がラミネートされている銅張積層板20Aを出発材料とする。まず、銅箔22の表面に、黒化処理が施される(図4(A))。
【0026】
(2)コア基板30の第1面F(上面)側に該第1面から該第2面に向けてCO2レーザが照射され、コア基板30の第1面F(上面)側にスルーホール用貫通孔を形成するための第1開口部28aが形成される(図4(B))。
【0027】
(3)コア基板30の第2面S(裏面)側に該第2面から該第1面に向けて第1開口部28a形成条件と同一条件でCO2レーザが照射され、第1開口部28aに連結する第2開口部28bが形成される(図4(C))。
【0028】
(4)コア基板30の第2面S(裏面)側に該第2面から該第1面に向けて第2開口部28bの第1開口部28aとの連結部に、CO2レーザが照射され、該第1開口28aと第2開口28bとの連結部を広げる第3開口部28cが形成される(図4(D))。
【0029】
(5)過マンガン酸により貫通孔28のデスミア処理が行われた後、無電解めっき処理により無電解めっき膜31が形成される(図5(A))。
【0030】
(6)コア基板30の表面の無電解めっき膜31に所定パターンのめっきレジスト40が形成される(図5(B))。
【0031】
(7)電解めっき処理により、めっきレジスト40の非形成部に電解めっき膜32が形成され、貫通孔28がめっき充填されたスルーホール導体36が形成される(図5(C))。
【0032】
(8)めっきレジスト40を剥離し、めっきレジスト下の無電解めっき膜31,銅箔22をエッチングにより除去し、導体回路34及びスルーホール導体36が形成され、コア基板30が完成される(図6(A))。
【0033】
(9)上記工程を経たコア基板30の両面上に、コア基板より少し大きめで厚さ50μmの層間絶縁層用樹脂フィルムが昇温しながら真空圧着ラミネートされ、層間絶縁層50が設けられる(図6(B)参照)。
【0034】
(10)次に、CO2ガスレーザにて層間絶縁層50に直径80μmのバイアホール用開口部51が設けられる(図6(C)参照)。クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間絶縁層50に粗化面が設けられる(図示せず)。
【0035】
(11)予め層間絶縁層50の表層にパラジウムなどの触媒が付与されて、無電解めっき液に5〜60分間浸漬させることにより、0.1〜5μmの範囲で無電解めっき膜52が設けられる(図6(D))。
【0036】
(12)上記処理を終えた基板30に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムを載置して露光した後、炭酸ナトリウムで現像処理し、厚さ15μmのめっきレジスト54が設けられる(図7(A))。
【0037】
(13)次に、電解めっき処理により、厚さ15μmの電解めっき膜56が形成される(図7(B)参照)。
【0038】
(14)めっきレジスト54が剥離除去された後、そのめっきレジスト下の無電解めっき膜52がエッチングにて溶解除去され、無電解めっき膜52と電解めっき膜56からなる導体回路58及びビア導体60が形成される(図7(C))。エッチング液によって、導体回路58及びビア導体60表面に粗化面が形成される(図示せず)。
【0039】
(15)上記(9)〜(14)と同様にして導体回路158及びビア導体160を備える層間絶縁層150が形成される(図8(A))。
【0040】
(16)市販のソルダーレジスト組成物が塗布され、露光・現像することで、開口部71を備えるソルダーレジスト層370a、370bが形成される(図9(B))。
【0041】
(17)第1面F側のソルダーレジスト層370a上に無電解めっき膜352が形成される。他方、第2面S面側のソルダーレジスト層370bの開口部71にニッケルめっき層/金めっき層376が形成される(図8(C))。
【0042】
(18)第1面側の無電解めっき膜352上に電解めっき膜356が形成される(図9(A))。
【0043】
(19)電解めっき膜356上にエッチングレジスト354が形成される(図9(B))。
【0044】
(20)エッチングレジスト354非形成部の電解めっき膜356、無電解めっき膜352がエッチングされ、エッチングレジスト354が除去され第2接続導体332Pを備える第2基板300が完成する(図9(C))。
【0045】
[第1基板の製造方法]
第1基板の製造方法について、図10〜図16を参照して説明される。
(1)まず、厚さ約1.1mmのガラス板510が用意される(図10(A))。
ガラス板は、実装するシリコン製ICチップとの熱膨張係数差が小さくなるように、CTEが3.3(ppm)以下で、且つ、後述する剥離工程において使用する308nmのレーザ光に対して透過率が9割以上であることが望ましい。
【0046】
(2)ガラス板510の上に、主として熱可塑性ポリイミド樹脂からなる剥離層512が設けられる(図10(B))。
【0047】
(3)剥離層512の上に、銅箔が積層されパターニングにより第2面側導体パターン534が形成される(図10(C))。
【0048】
(4)剥離層512及び第2面側導体パターン534上に、層間樹脂絶縁層用の樹脂フィルム(味の素社製:商品名;ABF−45SH)が真空圧着ラミネートされ、第1樹脂絶縁層650が設けられる(図10(D)参照)。層間樹脂絶縁層用樹脂フィルムは、粒径0.1μm以下の可溶性粒子と無機粒子とを含む。
【0049】
(5)CO2ガスレーザにて、第1樹脂絶縁層650を貫通し、剥離層512に至る電極体用開口651が設けられる(図10(E)参照)。
【0050】
(6)スパッタリングにより、第1樹脂絶縁層650上にTiN(下層)及びTi(上層)の2層構造から成る第1導体層652が形成される(図11(A))。
【0051】
(7)表層にパラジウムなどの触媒を付与され、無電解めっき液に5〜60分間浸漬されることにより、無電解めっき膜653が設けられる(図11(B))。
【0052】
(8)無電解めっき膜上653に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムが載置され露光された後、炭酸ナトリウムで現像処理され、厚さ約15μmのめっきレジスト654が設けられる(図11(C))。
【0053】
(9)無電解めっき膜653を給電層として用い、電解めっきが施され電解めっき膜656が形成される(図11(D))。
【0054】
(10)めっきレジスト654が剥離除去される。そして、剥離しためっきレジスト下の無電解めっき膜653、第1導体層652が除去され、第1導体層652、無電解めっき膜653と電解めっき膜56からなる第1導体パターン658及び第1ビア導体660が形成される(図12(A))。
【0055】
(111)上記(4)〜(10)と同様にして、第1樹脂絶縁層650及び第1導体パターン658上に第2樹脂絶縁層750及び第1導体パターン758、第2ビア導体760が形成される(図12(B))。
【0056】
(12)開口851を備えるソルダーレジスト層850が形成される(図12(C))。
【0057】
(13)スパッタリングにより、第1樹脂絶縁層650上にTiN(下層)及びTi(上層)、の2層構造から成る第1導体層652が形成される(図12(D))。
【0058】
(14)表層にパラジウムなどの触媒を付与され、無電解めっき液に浸漬されることにより、無電解めっき膜853が設けられる(図13(A))。
【0059】
(15)無電解めっき膜852上に電解めっき膜856が形成される(図13(B))。
【0060】
(16)電解めっき膜856上にエッチングレジスト824が形成される(図13(C))。
【0061】
(17)エッチングレジスト824非形成部の電解めっき膜856、無電解めっき膜852がエッチングされ、第1導体層652が剥離され、エッチングレジスト824が除去され第1接続導体872Pが形成される(図13(D))。
【0062】
(18)第1接続導体872Pを介して、半田バンプ828が接続され、半導体素子90が実装される(図14(A)、図14(B))。
【0063】
(19)第1基板500と半導体素子90との間にアンダーフィル99が充填された後、モールド型内で、半導体素子90がモールド樹脂98で封止される(図14(C))。
【0064】
(20)次いで、308nmのレーザ光がガラス板510を透過させて剥離層512に照射され、剥離層512が軟化される。そして、第1基板500に対してガラス板510がスライドされ、ガラス板510が剥離される(図15(A))。
【0065】
(21)アッシングにより剥離層512が除去される(図15(B))。
【0066】
(22)絶縁層650上に、開口556を備えるソルダーレジスト層550が形成される(図15(C)、図16(A))。
【0067】
(23)ソルダーレジスト層の開口556内に半田バンプ28が形成される(図16(B))。
【0068】
[第1基板の第2基板への実装]
図3に示すように、半田バンプ28を介して、第2基板300の第2接続導体332Pに第1基板300が実装される。
【符号の説明】
【0069】
10 半導体実装部材
90 半導体素子
300 第2基板
332P 第2接続導体
50、150 第1絶縁層
500 第1基板
650、750 第1絶縁層
872P 第1接続導体

【特許請求の範囲】
【請求項1】
複数の第1絶縁層と、該第1絶縁層上に形成されている第1導体パターンと、上下に位置する前記第1導体パターン同士を接続する第1ビア導体とを有する第1基板と、
該第1基板を実装し、複数の第2絶縁層と、該第2絶縁層上に形成されている第2導体パターンと、上下に位置する前記第2導体パターン同士を接続する第2ビア導体とを有する第2基板と、
前記第1基板上に設けられ、該第1基板に半導体素子を接続するための第1バンプと、
前記第2基板上に設けられ、該第2基板に前記第1基板を接続するための第2バンプと、
を有する半導体実装部材であって、
前記第1基板は、前記第1絶縁層のうち最外層に位置する第1絶縁層の表面から突き出る第1接続導体を有し、
前記第2基板は、前記第2絶縁層のうち最外層に位置する第2絶縁層の表面から突き出る第2接続導体を有し、
前記第1バンプは前記第1接続導体上に設けられ、
前記第2バンプは前記第2接続導体上に設けられている。
【請求項2】
請求項1の半導体実装部材であって:
前記複数の第1絶縁層は、補強材を有しない。
【請求項3】
請求項1の半導体実装部材であって:
前記第1基板の厚みは、前記第2基板の厚みよりも小さい。
【請求項4】
請求項1の半導体実装部材であって:
前記第1基板の厚みは、20〜30μmである。
【請求項5】
請求項1の半導体実装部材であって:
前記第1絶縁層の線膨張係数は、前記第2絶縁層の線膨張係数よりも小さい。
【請求項6】
請求項1の半導体実装部材であって:
前記第2接続導体は、前記第1基板側に向かうにつれて径が小さくなるように傾斜する側面を有している。
【請求項7】
請求項6の半導体実装部材であって:
前記第2接続導体は、弧状に凹む側面を有している。
【請求項8】
請求項1の半導体実装部材であって:
前記第1接続導体は、半導体素子側に向かうにつれて径が小さくなるように傾斜する側面を有している。
【請求項9】
請求項8の半導体実装部材であって:
前記第1接続導体は、弧状に凹む側面を有している。
【請求項10】
前記請求項1に記載の半導体実装部材の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【公開番号】特開2013−102062(P2013−102062A)
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願番号】特願2011−245060(P2011−245060)
【出願日】平成23年11月9日(2011.11.9)
【出願人】(000000158)イビデン株式会社 (856)
【Fターム(参考)】