【課題】高い精度でプルアップ電流とプルダウン電流の電流値を一致させることが可能な高精度プルアップ／プルダウン回路を提供する。
【解決手段】高精度プルアップ／プルダウン回路１は、ＰチャネルトランジスタＴＰ１，ＴＰ２と、ＮチャネルトランジスタＴＮ１，ＴＮ２と、参照電圧源１１と、制御回路１２とから構成される。制御回路１２は、演算増幅回路の構成であり、−入力端子にノードＮＡ，ＮＢの電圧であるＶｒｅｆが入力され、フィードバック構成によりＰチャネルトランジスタＴＰ２とＮチャネルトランジスタＴＮ２の接続点（Ｃ点）の電圧がＶｒｅｆと等しくなるように制御される。このとき、電流Ｉｐｕｏと電流Ｉｐｄｏの電流値が等しく、電流Ｉｐｕｏが正確に電流Ｉｐｕにミラーされ、且つ電流Ｉｐｄｏが正確に電流Ｉｐｄにミラーされるため、プルアップ電流Ｉｐｕとプルダウン電流Ｉｐｄの電流値を高精度に一致させることができる。 （もっと読む）

【課題】構成の大型化やコストの上昇を抑制して、ＰＷＭ制御によりモータ負荷を高精度に駆動制御することを課題とする。
【解決手段】ＣＰＵ１０から与えられるＰＷＭ信号に基づいて負荷駆動電圧が負荷駆動回路１２からモータ２に供給されてモータ２がＰＷＭ制御により駆動され、モータ２に供給されるモータ駆動電圧のパルス信号がパルス検出回路１３で検出され、パルス検出回路１３で検出されたモータ駆動電圧のパルス信号とＣＰＵ１０から負荷駆動回路１２に与えられるＰＷＭ信号とのパルス幅の差分がＣＰＵ１０で算出され、この差分に基づいてＣＰＵ１０から負荷駆動回路１２に与えられるＰＷＭ信号のパルス幅が補正され、補正されてＣＰＵ１０から負荷駆動回路１２に与えられたＰＷＭ信号に基づいてモータ２が駆動制御されて構成される。 （もっと読む）

【解決手段】本発明は、その誘電体がリークを示す少なくとも１つの容量性素子(C1,C2) と、残留電荷を読み取るための絶縁された制御ターミナル(5) を含むトランジスタとを備えたタイプの時間測定のための電荷保持電子要素(10)を読み取るための方法及び回路に関し、前記読み取り回路は、第１タイプの少なくとも１つのトランジスタ(P1,P2) と、第２タイプの１つのトランジスタ(N3,5)とを夫々含む、２つの供給ターミナル間の２つの平行な分岐を備えており、前記分岐の一方の第２タイプのトランジスタは、読み取られるべき前記要素のトランジスタから構成されており、前記分岐の他方の第２タイプのトランジスタは、該トランジスタの制御ターミナルでステップ信号(V_DAC)を受けており、第１タイプのトランジスタの夫々のドレインは、比較器(135) の夫々の入力に接続されており、比較器の出力(OUT) が、電荷保持要素における残留電圧の表示を与える。
（もっと読む）

【課題】ハイサイドトランジスタとローサイドトランジスタを備えた負荷駆動装置においてトランジスタの熱的負荷の低減を図ることができるようにする。
【解決手段】タイマー４０により、負荷１０の通電期間においてローサイドトランジスタＱ２を連続してオンにするとともに負荷１０に流れる電流が定電流となるようにハイサイドトランジスタＱ１を制御する状態から、ハイサイドトランジスタＱ１を連続してオンにするとともに負荷１０に流れる電流が定電流となるようにローサイドトランジスタＱ２を制御する状態に切り替えられる。 （もっと読む）

【課題】構成素子の全体を集積回路で実現できる上に、遅延時間の精度を向上でき、しかも集積回路ごとの遅延時間のばらつきを低減できる遅延時間発生回路の提供。
【解決手段】電圧検出回路１は、電源電圧が所定値を上回るときに、その旨を示す検出信号を出力する。カウンタ３は、電圧検出回路１から検出信号が出力されたときに、発振回路３からのクロックの計数動作を開始する。メモリ５には、電圧検出回路１から検出信号があったときを起点とする任意の遅延時間、および発振回路１の発振周波数に基づいて決定される設定値が予め格納されている。コンパレータ７は、カウンタ３の計数値をメモリ５に格納される設定値と比較し、その計数値がその設定値と一致したときに遅延信号を出力する。 （もっと読む）

【課題】データ駆動部のデジタル−アナログ変換器回路を簡単にしながらも、表示装置のガンマ特性による階調電圧値を正確に反映し、階調電圧の単調増加特性及び正確度を向上させることのできる表示装置とその駆動装置及び駆動方法を提供する。
【解決手段】互いに異なる大きさを有する複数の階調電圧を各々含む複数の階調電圧集合を生成する階調電圧生成部と、画像信号の第１部分に基づいて前記複数の階調電圧集合の内から一つの階調電圧集合を選択する第１選択部と、前記画像信号の第２部分に基づいて前記選択された階調電圧集合に属する複数の階調電圧の内から一つ以上の階調電圧を選択する第２選択部とを含む信号変換部とを有する。 （もっと読む）

【課題】電力変換装置の大型化やコストアップを招くことなく、サージ電圧と損失のトレードオフ特性の改善を図る。
【解決手段】ＰＷＭ信号発生部１からの出力を絶縁器４を介して電力半導体素子をオンオフ制御するに当り、ターンオフ指令信号Ｂの直後に、デッドタイム生成回路２で作成されるデッドタイムよりも短いパルス状の信号Ｄを、遅延回路５およびワンショット回路７により得て、これをアンド回路８を経てオア回路３においてデッドタイム生成回路２の出力に重畳させることにより、ゲート駆動条件を切り換えてターンオフやターンオン時間を変えられるようにする。 （もっと読む）

【課題】半導体集積回路の機能ブロックを起動するときに発生するラッシュカレントを低減する。
【解決手段】電源線と、第１回路ブロックと第２回路ブロックと、それらの回路ブロックと電源線との接続を制御する電源供給制御部とを具備する半導体集積回路を構成する。
電源供給制御部は、電源線と回路ブロックとの間に設けられたスイッチ群と、スイッチ群の動作を制御するスイッチ制御回路とを具備する。ここで、スイッチ群は、第１回路ブロックと電源線との接続を制御する第１スイッチと、第２回路ブロックと電源線との接続を制御する第２スイッチとを含むことが好ましい。
その上で、スイッチ制御回路は、回路ブロック全体の動作開始を指示する動作制御信号と、第１スイッチを介して出力される出力電位に対応して第２スイッチの動作を制御する。 （もっと読む）

【課題】高調波歪やＦＥＴの挿入損失を抑制しつつ、入力電力を無理なく増加させることが可能な高性能の高周波スイッチ回路を提供する。
【解決手段】入出力端子と接地端子との間、あるいは、入出力端子間に、多段接続されたＦＥＴによって構成された基本スイッチ部（スイッチ回路）を設けると共に、１つの基本スイッチ部に含まれる複数のＦＥＴのうち、基本スイッチ部がオフ状態であるときに信号電力が印加される入出力端子側のＦＥＴのゲート幅を、その入出力端子から、より遠い位置にある残余のＦＥＴのゲート幅よりも大きく設定する。 （もっと読む）

【課題】 省電力で高調波発生量の少ない、小型の高周波スイッチモジュールを提供する。【解決手段】 第１通信システムの送受信信号の伝送経路を切り替える電界効果トランジスタを用いたスイッチ回路と、複数のフィルタ回路を備え、少なくとも３つのポートを備えるＳＰｎＴの高周波スイッチであり、その第１のポートに接続する第１のフィルタ回路と、第２のポートに接続する第２のフィルタ回路を有し、第２のフィルタ回路が、ローパスフィルタ又はバンドパスフィルタであり、第１のフィルタ回路が、ノッチフィルタ又はローパスフィルタであって、第１及び第２のフィルタ回路はインダクタとコンデンサで構成し、各回路において、インダクタとコンデンサの少なくとも一部を多層基板内に電極パターンで形成して高周波スイッチを実装し、第１及び第２のフィルタ回路のインダクタ用電極パターンとが、積層方向に重なり合わない。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ソース電極およびドレイン電極が近接して配置される箇所では、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線電極を梯子状のパターンとし、スイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート配線電極を配置する。また、ゲート配線電極と、ソース電極またはドレイン電極の交差部において、これらの間に比誘電率の大きい窒化膜と、比誘電率の小さいポリイミド、あるいは中空部を配置する。梯子状ゲート電極と容量低減策により２次高調波レベルを低減できる。またドレイン電極−ソース電極間の高周波信号の漏れを防止できるので３次高調波レベルを低減でき、スイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】従来発生していたｄｖ／ｄｔ貫通電流および過電流による電力損失を抑止することができるゲート駆動装置を提供する。
【解決手段】第１パワーＭＯＳトランジスタ１を遮断する遮断回路２４において、ゲート電荷を放電する電流が異なる２つの遮断回路を備え、第１パワーＭＯＳトランジスタ１が遮断状態で第２パワーＭＯＳトランジスタ２が遮断から導通状態となると同時に、第１パワーＭＯＳトランジスタ１を、ゲート電荷を放電する電流が大きい遮断回路により完全に遮断する。 （もっと読む）

【課題】カウントクロックの分周比が切り替えられた場合にも、インターバルタイマ装置のイベント信号の周期が変動せず、常に一定の時間間隔でイベント信号を生成できるようにする。
【解決手段】分周回路１１０によって、入力されたクロックを分周してカウントクロックを生成する。加算器１０２、初期値レジスタ１０３、カウンタ値セレクタ１０４、およびカウンタ１０５によってアップカウンタを構成し、カウントクロックに同期して、所定の計数値単位で、カウント値を更新する。この際、計数値は、分周回路１１０における分周比に応じ、計数値セレクタ１０１で所定の値を選択する。そして、前記カウント値が所定の比較値に達した場合に、比較器１０７からイベント信号を出力する。 （もっと読む）

【課題】プッシュプル出力回路の出力電圧の発振を防止すること。
【解決手段】ソース側出力トランジスタＱ１、シンク側出力トランジスタＱ２、これらのトランジスタＱ１，Ｑ２のベース端子同士を接続するダイオードＤ１，Ｄ２、及びシンク側出力トランジスタＱ２のベース端子に、コレクタ端子を接続して、ソース側及びシンク側出力トランジスタＱ１，Ｑ２のベース電流を制御する電流制御トランジスタＱ３を備える出力回路において、電流制御トランジスタＱ３のコレクタ端子とベース端子とを容量性素子６を介して接続した。これにより、出力電圧を発振させるノイズによって、トランジスタＱ１，Ｑ２，及びダイオードＤ１，Ｄ２からなるループ経路内の電位が変動したとき、その電位変動が電流制御トランジスタＱ３のベース端子に伝達され、電流制御トランジスタＱ３は電位変動を打ち消すコレクタ電流を流すことができる。 （もっと読む）

【課題】ローサイド（low side）シャント抵抗を使用してモータ電流を検知すること。
【解決手段】負荷に接続したパワートランジスタ（Ｑ１、Ｑ２）と、そのパワートランジスタにゲートドライブ信号を供給するゲートドライブ部（２０、２２）と、負荷を流れる電流に比例する信号を出力する電流検知デバイス（Ｒｕ）と、ゲートドライブ部によって制御されるサンプルホールド回路（２８）とを備え、負荷をドライブし、負荷電流を検知する。 （もっと読む）

【課題】受信側ＦＦＴと送信側ＦＥＴを固定して用いるスイッチＭＭＩＣでは、それぞれのＦＥＴのピンチオフ電圧を異ならせ、送信側および受信側のスイッチング素子として適切な特性に設計すればよい。しかし、ＨＥＭＴにおいてリセスエッチングの深さ制御が困難であり、ピンチオフ電圧の再現性が悪い問題があった。
【解決手段】エッチングストップ用のＩｎＧａＰ層を２層有する基板を使用する。ＩｎＧａＰ層とＡｌＧａＡｓ層の選択エッチングを使用することにより、再現性良く２種類のピンチオフ電圧を実現できる。また２種類のＨＥＭＴのゲート電極に埋め込みゲート電極構造を採用するが、ＰｔがＩｎＧａＰ層に拡散しないようにコントロールすることで、耐圧を大幅に向上できる。 （もっと読む）

【課題】カレントミラー回路を構成するトランジスタにおいて発生するアーリー効果の影響を排除して、過電流検出精度を向上可能な過電流検出回路を提供する。
【解決手段】過電流検出回路２１が、ＭＯＳトランジスタ２により負荷１を通電駆動すると、負荷電流の１／ｎの電流をＭＯＳトランジスタ３側に流し、更にその電流をカレントミラー回路６によりミラーさせて抵抗１０及び電圧検出回路１１により検出を行なう場合、カレントミラー回路６とＭＯＳトランジスタ３並びに電流検出抵抗１０との間に、アーリー効果キャンセル回路２９を配置する。 （もっと読む）

【課題】高周波スイッチＭＭＩＣにおいてＤ型ＨＥＭＴとＥ型ＨＥＭＴを同一基板に形成し、Ｄ型ＨＥＭＴのゲート電極をＩｎＧａＰ層にＰｔを埋め込んだ埋め込みゲート構造とする場合、埋め込まれたＰｔがＩｎＧａＰ層表面において横方向に異常拡散するため耐圧が低くなるという問題があった。
【解決手段】ＡｌＧａＡｓ層とＩｎＧａＰ層を繰り返し積層した第１〜第３ノンドープ層と安定層を有するエピタキシャル構造とし、Ｄ型ＨＥＭＴの第２ゲート電極を第３ノンドープ層（ＡｌＧａＡｓ層）上に設け、Ｅ型ＨＥＭＴの第１ゲート電極を第１ノンドープ層上に設ける。第２ゲート電極をＰｔ埋め込みゲート構造とし、埋め込まれたＰｔの底部を第３ノンドープ層中に留まらせ、ＩｎＧａＰ層(第２ノンドープ層)にＰｔが達しないようにする。これによりＩｎＧａＰ層表面におけるＰｔの横方向異常拡散を防止し、大幅に耐圧を向上させることができる。 （もっと読む）

【課題】 リセット配線を無くすことで、ＬＳＩ内の配線の複雑化を防止でき、又は信号配線に利用できるチャネルを増やすことができるフリップフロップ、それを用いた集積回路、及びフリップフロップのリセット方法を提供する。
【解決手段】 電源電圧の変動を検出してリセットを行うフリップフロップにおいて、ハイ又はローレベルを記憶する状態保持ノード２と、所定値を越える電源電圧の変動を検出することで、状態保持ノード２の記憶状態をリセットするリセット信号を形成するリセット信号形成回路１とを備える。 （もっと読む）

【課題】温度上昇を低減できる薄膜トランジスタ回路を提供する。
【解決手段】薄膜トランジスタＱ１、Ｑ２は充電期間においてオンし、薄膜トランジスタＱ２、Ｑ４は放電期間においてオンする。つまり、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとが交互に配置されている。 （もっと読む）