半導体装置
【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ｎチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有する半導体装置に係る。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴いＬＳＩ等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化が図られている。特に、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタで構成される相補型電界効果トランジスタは、低消費電力であることから広く用いられているが、その高速化は、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。
【０００３】
しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００４】
そこで、シリコン結晶をひずませると電子の移動度（有効質量）が変化することを利用して、特開平１１―３４０３３７号公報（特許文献１）では、電界効果トランジスタを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて、移動度を高めて、トランジスタの高速化を図るという方法が開示されている。
【０００５】
また、特開平６−２３２１７０号公報（特許文献２）においては、電界効果トランジスタのゲート電極の応力制御によって、ドレイン電流の立ち上がり遅延を制御するという方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１―３４０３３７号公報
【特許文献２】特開平６−２３２１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年の半導体装置においては、電界効果トランジスタの動作速度の高速化が進められており、その為の手段の一つとして、シリコンより格子定数の大きなシリコンゲルマニウム材料をチャネル部分のシリコンの下地に用いて、シリコンにひずみを与え移動度を高める、といった方法が検討されている。
【０００８】
しかしながら、特開平１１−３４０３３７号公報のように、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きく、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、ＬＳＩ等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加実用化は容易ではない。
【０００９】
また、相補型電界効果トランジスタは、電子をキャリアとするｎチャネル型電界効果トランジスタと、正孔をキャリアとするｐチャネル型電界効果トランジスタにより構成されるが、半導体装置の高速化の為には、ｎチャネル型、およびｐチャネル型各々の高速化を図ることが好ましい。
【００１０】
また、特開平６−２３２１７０号公報においては、その対象となるトランジスタは、化合物半導体で作られるトランジスタであり、現在、LSIやDRAM等に、主として用いられているシリコン基板上に作られるトランジスタは考慮されておらず、また、その電界効果トランジスタは、nチャネル型のみで、応力の制御方向も一軸のみしか考慮されていないなど不十分なものであった。
【００１１】
上述したように、ＬＳＩ等の半導体装置においては、トランジスタの高速化が必須となっているが、リソグラフィ技術も限界に近づきつつあり、微細化以外の方法による、ドレイン電流の向上も検討されているが、結晶欠陥や、製造装置の新規導入によるコストの問題などがあった。
【００１２】
本発明の目的は、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効果的に実現することである。
【課題を解決するための手段】
【００１３】
本願発明者らは、電界効果トランジスタのドレイン電流の応力依存性を測定し、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとでは、その応力依存性が異なることを明らかにした。
【００１４】
なお、本明細書においては、窒化珪素はＳｉＮ、酸化シリコンはＳｉＯ２として示す。
【００１５】
図２は、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【００１６】
図２に示す結果は、Ｓｉ（００１）面上に、ドレイン電流が〈１１０〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。なお、評価した電界効果トランジスタのゲート長は０．２μｍである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。
【００１７】
図２において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４％／１００ＭＰａ、チャネルに直角な応力では約２％／１００ＭＰａ）。
【００１８】
一方、ｐチャネル型電界効果トランジスタの場合には、チャネルに直角な方に対してはドレイン電流は増加するが（約４％／１００ＭＰａ）、チャネルに平行な方向に対しては、ドレイン電流は減少する（約７％／１００ＭＰａ）ことを明らかにした。
【００１９】
また、この結果から、チャネル面内の二軸応力の場合には、ｎチャネル型電界効果トランジスタでは、絶対値によらず引張応力に対してドレイン電流は増加し、逆にｐチャネル型電界効果トランジスタでは、絶対値の同じ二軸応力が作用した場合に、圧縮応力に対して増加すると考えられる。
【００２０】
弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加したのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。
【００２１】
つまり、本願発明者らは、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性が、チャネルを構成するシリコンの結晶格子に生じるひずみの方向、及び絶対値に依存することを明らかにした。なお、シリコン結晶に生じるひずみはＴＥＭや、電子線回折や、ラマン分光法などによって測定することも可能である。
【００２２】
ところで、トランジスタのような多層膜の積層構造では、材料間の線膨張係数の違いによる熱応力や、格子定数の違いや結晶化時の膜収縮などによる真性応力が発生し、構造内部には残留応力が発生する。一般に、年々、微細化が進む電界効果トランジスタは、そのゲート長で世代が表現される。
【００２３】
本願発明者らは、電界効果トランジスタ構造の応力解析を行い、ゲートの加工寸法の縮小が進むと、構造の微細化や新規材料の利用などによって、構造内部に発生する応力が大きくなることを明らかにした。特に、ゲート長０．１μｍ世代の電界効果トランジスタでは、浅溝素子分離（STI：Shallow Trench Isolation）による酸化起因応力、シリサイドの反応誘起応力、多結晶シリコンの結晶化応力などが応力の発生源となる。
【００２４】
図２４はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフである。図２４において、ゲート長が比較的大きな２μｍ世代のトランジスタではゲート下のチャネル部分に発生する応力は低いが、ゲート長が０．２５μｍ以下の世代のトランジスタになると、急激に応力は高くなり、０．１μｍ世代では２μｍ世代の約３倍に達する。電界効果トランジスタに発生する応力のトランジスタ特性への影響については研究がなされている。例えば、電界効果トランジスタの特性の一つである相互コンダクタンス（Ｇｍ）の応力依存性についての研究がなされている（Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-90
0、 1991）。
【００２５】
しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは問題になっていなかった。これは、０．２５μｍ以前、つまり、０．２５μｍ以上の電界効果トランジスタでは、図２４に示すように、トランジスタ構造に発生する応力が小さかった為と考えられる。
【００２６】
さらに、トランジスタそのものの応力に対する感受性も低かったことも考えられる。
【００２７】
図２５は、上述の文献（Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-900、1991）の相互コンダクタンスＧｍの応力依存性の実験結果（ゲート長：２μｍ）と、本願発明者らのＧｍの応力依存性の実験結果（ゲート長：０．２μｍ）を比較して示すグラフである。
【００２８】
なお、図２５における比較は、ｎチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が２μｍの世代のトランジスタに対して、ゲート長０．２μｍ世代のトランジスタは、応力に対するＧｍの依存性が約４倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
【００２９】
また、応力解析によれば、電界効果トランジスタのＳｉ基板のチャネル部分に形成される基板深さ方向の応力分布は、ゲート電極近傍に応力集中場が形成される。ゲート長の小さな０．１μｍ世代のトランジスタの拡散層の形成領域は、従来のゲート長の大きなトランジスタに比べて、基板表面に近い浅い領域に形成される。その結果、０．１μｍ世代のトランジスタでは、素子動作領域が応力の影響を受け易くなっているとも考えられる。
【００３０】
そこで、本願発明者らは、電界効果トランジスタ構造について有限要素法による応力解析を行い、電界効果トランジスタを構成する材料、およびその周辺の材料が、ドレイン電流が流れるチャネル部分の応力に与える影響について、感度解析を行った。
【００３１】
その結果、本願発明者らは、ゲート電極を上面から内包する膜と、シリサイド膜、ゲート電極、及びサイドウォールが、それぞれ、チャネル部分の応力に影響が大きいことを明らかにした。
【００３２】
本発明により、例えば、チャネル部分の応力を引張応力側にするには、ゲート電極を覆うＳｉＮ膜真性応力の増大、また、その膜厚の増加、あるいは、シリサイド膜厚の増加、あるいは、ゲート電極膜真性応力の増大、あるいはＳＴＩの酸化起因応力の低下によって、達成することができることを明らかにした（図３−図７）。
【００３３】
ところで、ＳｉＮの膜応力は、その膜のエッチングレートと、後述する図８に示すような関係が有り、エッチングレートの大きな膜の場合には、応力が高いということをも本願発明者らは明らかにした。
【００３４】
上記事項に鑑み、次のような状態を構成することが好ましい。
【００３５】
基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は、上記ｐチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力より、引張応力側に大である。
【００３６】
または、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は引張応力であり、上記ｐチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は圧縮応力である。
【００３７】
これにより、nチャネル型、pチャネル型、共にドレイン電流特性を向上できるので全体としての性能に優れた半導体装置を実現することができる。
【００３８】
また、本発明の半導体装置は、欠陥等を抑制した信頼性の高い半導体装置を実現することができる。
【００３９】
または、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置において、上記各トランジスタは、ゲート電極を内包し、ソース・ドレインの領域に隣接する位置まで伸びた絶縁膜を備え、上記ｎチャンネル型電界効果トランジスタの上記絶縁膜は、上記ｐチャネル型電界効果トランジスタの上記絶縁膜よりも大きい引張応力を有する。
【００４０】
上記隣接する位置とは、例えば、上記絶縁膜が前記ソース・ドレイン領域の上部にかかっている状態をいう。ソース・ドレイン領域にシリサイド領域が形成されている場合は、その領域にかかるように形成させることができる。
【００４１】
上記の何れかの形態をとる為に具体的には、以下の構成をとることが好ましい。
【００４２】
（１）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置において、上記各トランジスタは、ゲート電極を内包し、ソース・ドレインの領域に隣接する位置まで伸びた絶縁膜を備え、上記絶縁膜は窒化珪素を主成分とし、上記ｎチャネル型電界効果トランジスタの上記絶縁膜の膜厚と上記ｐチャネル型電界効果トランジスタの上記絶縁膜の膜厚とは、相違することを特徴とする。
【００４３】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
【００４４】
なお、例えば、上記絶縁膜は、上記ｐチャネル型電界効果トランジスタの上記絶縁膜よりも大きい引張応力を有する。例えば、上記ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜をｐチャネル型電界効果トランジスタの絶縁膜より厚くする。また、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜をｐチャネル型電界効果トランジスタの前記絶縁膜より薄くする。絶縁膜厚さは、例えば半導体装置における平均膜厚を基に比較してもよい。
【００４５】
または、前記半導体装置において、上記絶縁膜は窒化珪素を主成分とし、上記ｐチャネル型電界効果トランジスタの上記絶縁膜は、シリコン（Ｓｉ）、窒素（N）、酸素（Ｏ）、アルゴン（Ａｒ）、ヘリウム（Ｈe）、ゲルマニウム（Ｇe）の内、少なくとも一つを、上記ｎチャネル型電界効果トランジスタの上記絶縁膜より、多く含有している。
【００４６】
（２）また、好ましくは、上記（１）において、上記絶縁膜は窒化珪素を主成分とし、こ絶縁膜のソース・ドレイン領域に隣接して延びる部分の面積は、上記ｎチャネル型電界効果トランジスタの上記絶縁膜と上記pチャネル型電界効果トランジスタの上記絶縁膜とで相違する。
【００４７】
上記面積に代えて、ソースドレイン領域にかかる長さを比較してもよい。
【００４８】
具体的には、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜の面積を前記pチャネル型電界効果トランジスタの絶縁膜の面積より大きくする。
【００４９】
また、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜の面積をｐャネル型電界効果トランジスタの絶縁膜の面積より小さくする。上記面積は、例えば半導体装置における平均面積を基に比較してもよい。
【００５０】
なお、上記面積に代えて、絶縁膜のソースからドレインを横切る方向の長さを比較してもよい。具体的には、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜の長さをｐチャネル型電界効果トランジスタの絶縁膜の長さより長くする。
【００５１】
また、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜の長さをｐチャネル型電界効果トランジスタの絶縁膜の長さより小さくする。
【００５２】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
【００５３】
（３）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのそれぞれには、ソース或いはドレイン領域にシリサイド領域が形成され、上記ｎチャネル型電界効果トランジスタのシリサイド領域の膜厚は、上記ｐチャネル型電界効果トランジスタのシリサイド領域の膜厚より厚い。
【００５４】
上記膜厚は半導体装置における平均膜厚さをもとに比較してもよい。
【００５５】
これにより、前記の全体としての向上効果に加えて、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
【００５６】
（４）好ましくは、上記（３）において、上記シリサイド領域の主成分は、コバルトシリサイド（ＣｏＳｉ２）もしくは、チタンシリサイド（ＴｉＳｉ2）、もしくはニッケルシリサイドである。
【００５７】
（５）なお、他の形態としては、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのゲート電極は、上記ｐチャネル型電界効果トランジスタのゲート電極より、大きい圧縮膜応力を有するようにする。
【００５８】
（６）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタの上記ゲート電極に含まれる不純物は、上記シリコン基板の主平面の垂直方向に濃度勾配を持ち、上記ｐチャネル型電界効果トランジスタの上記ゲート電極に含まれる不純物は上記シリコン基板の主平面の垂直方向には測定限界内において濃度勾配を持たないか、或いはｎチャネル型電界効果トランジスタの上記ゲート電極における濃度勾配より少ない勾配を有する。
【００５９】
例えば、ｎチャンネル型電界効果トランジスタのゲート電極の不純物濃度は、シリコン基板の主平面の垂直方向に濃度勾配を持ち、ｐチャネル型電界効果トランジスタのゲート電極の不純物濃度分布はシリコン基板の主平面の垂直方向に均一である。
【００６０】
（７）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置において、上記ｎチャネル型電界効果トランジスタの上記ゲート電極の平均結晶粒径は、上記ｐチャネル型電界効果トランジスタの上記ゲート電極の平均結晶粒径より小さい。
【００６１】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、チャネル部の直上に位置するゲート電極を結晶粒径を調整することにより応力をコントロールするので、チャネル部に効果的に応力を課すことができる。
【００６２】
（８）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタと、隣接するトランジスタ素子を電気的に分離する素子分離手段とを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部分と上記素子分離手段との距離は、上記ｐチャネル型電界効果トランジスタのチャネル部分と上記素子分離手段との距離より大きい。
【００６３】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、マスクパターンを調整すれば良いので容易に効果的に上記効果を達成できる。
【００６４】
（９）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトが、上記ｐチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトより小さい。
【００６５】
例えば、ｎチャネル型電界効果トランジスタのチャネル部をＴＥＭで観察した際の結晶格子間隔は、ｐチャネル型電界効果トランジスタのチャネル部をＴＥＭで観察した際の結晶格子間隔より広くなっている。
【００６６】
上記の各試料は、ソース・ドレインを横切るような方向に沿って形成した試料を用いることが好ましい。
【００６７】
（１０）好ましくは、上記（１）において、上記絶縁膜は窒化珪素を主成分とし、上記ｎチャネル型電界効果トランジスタの上記絶縁膜のエッチングレートと、上記ｐチャネル型電界効果トランジスタの上記絶縁膜のエッチングレートとは異なる。
【００６８】
例えば、上記ｎチャンネル型電界効果トランジスタ側の上記絶縁膜のエッチングレートは、上記ｐチャンネル型電界効果トランジスタの絶縁膜のエッチングレートより小さい。
【００６９】
（１１）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置の製造方法において、上記基板上に素子分離構造を形成する工程と、上記素子分離構造により分離された領域にｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極を形成する工程と、上記ゲート電極の上にゲート電極を覆う絶縁層を形成する工程と、上記ｎチャネル型電界効果トランジスタのチャネル部に、上記ｐチャネル型電界効果トランジスタのチャネル部より、ソースとドレインを連絡する方向に引張応力を残留させる工程とを備える。
【００７０】
また、他の形態としては、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型界効果トランジスタとを有する半導体装置の製造方法において、上記基板上に素子分離構造を形成する工程と、上記素子分離構造により分離された領域にｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極を形成する工程と、上記ゲート電極の上にゲート電極を覆う絶縁層を、上記ｎチャンネル型電界効果トランジスタの絶縁層に、シリコン、窒素、酸素、アルゴン、ヘリウム、ゲルマニウムのうちの少なくとも一つを、上記ｎチャネル型電界効果トランジスタの絶縁層より多く含ませる工程とを備える。
【００７１】
他にも、エッチングによって一方の前記絶縁膜の厚さを薄く／厚くしてもよい。また、ゲート電極を形成した後に不純物をｎチャネル型電界効果トランジスタのゲート電極に導入するようにしてもよい。ｎチャネル型電界効果トランジスタの電極の粒径をｐチャネル型電界効果型トランジスタの電極の粒径より小さくする工程を有してもよい。
【００７２】
例えば、詳細には、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成される場合に、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に、前記第一或いは第二のｐチャネル型電界効果トランジスタ上に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置になるようエッチングする。
【００７３】
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成される場合、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタと前記第二のｐチャネル型電界効果トランジスタに対応する第二のｎチャネル型電界効果トランジスタとの間に位置する領域には、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置になるようエッチングする。
【００７４】
または、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜質は、上記ｐチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜質と異なる。
【００７５】
または、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜応力は、上記ｐチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜応力より、引張応力側に大である。
【００７６】
好ましくは、上記において、上記絶縁膜は窒化珪素を主成分とする。
【００７７】
（１２）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記各トランジスタのゲート電極を内包し、ソース・ドレイン領域に隣接する領域まで伸びた絶縁膜の膜応力が引張応力の場合には、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が、ｎチャネル型電界効果トランジスタよりｐチャネル型電界効果トランジスタの方が小さく、上記各トランジスタのゲート電極を内包し、ソース・ドレイン領域に隣接する領域まで伸びた絶縁膜の膜応力が圧縮応力の場合には、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が、ｎチャネル型電界効果トランジスタよりｐチャネル型電界効果トランジスタの方が大きい。
【００７８】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成によっても、電気特性への影響を与えないので効果的に上記効果を達成できる。
【００７９】
（１３）好ましくは、上記（１２）において、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が大である絶縁膜の材質は窒化珪素を主成分とし、ヤング率が小さい絶縁膜の材質は酸化シリコンを主成分とする。
【００８０】
（１４）基板上に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に、前記第一或いは第二のｐチャネル型電界効果トランジスタ上に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にする。
【００８１】
なお、前記半導体装置前記ｎチャネル型電界効果トランジスタが隣合って配置されるｎチャネル電界効果トランジスタ領域と、前記ｐチャネル型電界効果トランジスタが隣合って配置されるｐチャネル電界効果トランジスタ領域と、形成していることが好ましい。
【００８２】
また、言い換えれば、前記ｎチャネル型電界効果トランジスタのゲート電極と前記ｐチャネル型電界効果トランジスタゲート電極の上部には引張応力を有する第一の絶縁膜（例えば前記応力制御膜）が形成され、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に、前記第一の絶縁膜の厚さより薄い前記第一の絶縁膜が形成されるか、或いは前記第一の絶縁膜を非設置にする。そして、前記第一の絶縁膜の上に成分の異なる第二の絶縁膜（例えば、層間絶縁膜）を形成することができる。
【００８３】
なお、他に、半導体主表面に埋め込まれた絶縁層を有するフィールド領域と，各々上記フィールド領域により囲まれた第1から第4のアクティブ領域と，該第1、第2のアクティブ領域に形成された，第1，第2のpチャネル型電界効果トランジスタと，該第3、第4のアクティブ領域に形成された，第3，第4のnチャネル型電界効果トランジスタと、上記第1から第4のトランジスタにおいて，ゲート電極を内包し、ソース・ドレインの領域に隣接する位置に伸びた，膜応力が引張応力である絶縁膜とを具備してなり、上記第1、第2のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記第3、第4のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記絶縁膜は第1から第4のトランジスタを内包し、上記第1、第2のアクティブに挟まれたフィールド領域において、スリットが設けられている。
【００８４】
（１５）基板上に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタと前記第二のｐチャネル型電界効果トランジスタに対応する前記第二のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
【００８５】
なお、前記絶縁膜とは、例えば応力制御膜が相当する。また、前記応力制御膜の上には層間絶縁膜が形成されるようにすることができる。
【００８６】
または、基板上に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
【００８７】
なお、前記何れかの形態において、前記第一のｐチャネル型電界効果トランジスタが配置されるアクティブ領域とそれに対応する第一のｎチャネル型電界効果トランジスタが配置されるアクティブ領域との間にも、前記応力制御膜が形成されるようにすることができる。また、前記ｎチャネル型電界効果トランジスタの上部には前記応力制御膜を配置することができる。
【００８８】
または、第一のｐチャネル型電界効果トランジスタと第二のｐチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のｎチャネル型電界効果トランジスタ上部に配置される前記絶縁膜（例えば前記応力制御膜）の厚さより薄い前記応力制御膜が形成される。
【００８９】
または、第一のｐチャネル型電界効果トランジスタのゲート電極の長手方向と交わる（例えば直交）方向の領域には、前記第一のｎチャネル型電界効果トランジスタ上部に形成される前記絶縁膜（例えば前記応力制御膜）より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。或いは更に、前記第一のｐチャネル型電界効果トランジスタの前記ゲート電極の長手方向と交わる（例えば直交）方向の領域であって前記第一のｐチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域には、前記第一のｎチャネル型電界効果トランジスタのゲート電極の長手方向と交わる（例えば直交）方向の領域であって前記第一のｎチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域に形成される絶縁膜より、薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
【００９０】
または、他の形態としては、第一のｐチャネル型電界効果トランジスタのゲート電極の長手方向と交わる（例えば直交）方向の領域には、前記第一のｐチャネル型電界効果トランジスタ上部に形成される前記絶縁膜（例えば前記応力制御膜）より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。
【００９１】
（１６）基板上に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成され、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタと前記第二のｐチャネル型電界効果トランジスタに対応する第二のｎチャネル型電界効果トランジスタとの間に位置する領域には、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にする。
【００９２】
または、前記第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタとの間に位置する領域には、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にすることができる。
【００９３】
または、半導体主表面に埋め込まれた絶縁層を有するフィールド領域と，各々上記フィールド領域により囲まれた第1から第3のアクティブ領域と，該第1、第2のアクティブ領域に形成された，第1，第2のpチャネル型電界効果トランジスタと，該第3のアクティブ領域に形成された，第3のnチャネル型電界効果トランジスタと、上記第1から第3のトランジスタにおいて，ゲート電極を内包し、ソース・ドレインの領域に隣接する位置に伸びた，膜応力が圧縮応力である絶縁膜とを具備してなり、上記第1、第2のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記絶縁膜は記第1から第3のトランジスタを内包し、上記第1、第2のアクティブに隣接するフィールド領域上の、上記第1、第2のトランジスタのドレイン電流が主として流れる方向に直角方向と、上記第3のアクティブに隣接するフィールド領域の周囲に、スリットが設けられているようにする。
【００９４】
または、第一のｎチャネル型電界効果トランジスタと第二のｎチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のｐチャネル型電界効果トランジスタ上部に配置される前記絶縁膜（例えば前記応力制御膜）の厚さより薄い前記応力制御膜が形成される。
【００９５】
または、第一のｐチャネル型電界効果トランジスタのゲート電極の長手方向の領域に位置する領域には、前記第一のｎチャネル型電界効果トランジスタ上部に形成される前記絶縁膜（例えば前記応力制御膜）より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。或いは更に、前記第一のｎチャネル型電界効果トランジスタのゲート電極の長手方向と交わる（例えば直交）方向の領域であって前記第一のｎチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域には、前記第一のｐチャネル型電界効果トランジスタの前記ゲート電極の長手方向と交わる（例えば直交）方向の領域であって前記第一のｐチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
【００９６】
（１７）上記の半導体装置において、上記絶縁膜は窒化珪素を主成分とすることを特徴とする。
【００９７】
なお、公知例を調査したところチャネル部に応力を課すために、以下の関連技術が抽出されたが、何れも本願発明の構成及び作用効果を奏するものは見出せなかった。
【００９８】
例えば、特開昭６０−５２０５２号公報には、チャネル部の下地の層をｐチャネル部の下にスピネル層、ｎチャネル部の下にＳｉＯ２層を配置に作り分けること、特開平７−３２１２２号公報、特開平１０−９２９４７号公報、特開２０００−２４３８５４号公報、特開２０００−１６０５９９号公報には、ｐチャネルを下地にＳｉ層を配置したＳｉＧｅ層とし、ｎチャネルを下地にＳｉＧｅ層を配置したＳｉ層とするように，作り分けることが開示されているが、下地領域（チャネル部の電流が流れる領域より下の領域（例えば，ゲート絶縁膜との界面から約５ｎｍ以上，ゲート絶縁膜とは反対方向に離れた領域））に層を挿入するので、その端部に欠陥が生じると電気特性に影響を及ぼす恐れがある。また、特開２０００―３６５６７号公報、特開２０００−３６６０５号公報に、特開２００１−２４４６８号公報には、ＰＭＯＳ部のトランジスタに隣接する素子分離部をＬＯＣＯＳの酸化量をコントロールして圧力を加えることが、開示されているがＬＯＣＯＳによるため高集積化に効果的に対応することが困難であり、作り分けるのが工程の大幅アップになる恐れがある。
【発明の効果】
【００９９】
本発明によれば、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を効果的に実現することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１実施例である半導体装置の断面を示す模式図である。
【図２】ｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【図３】ゲート電極を上面より内包するＳｉＮ膜の真性応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図４】ゲート電極を上面より内包するＳｉＮ膜の膜厚が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図５】シリサイドの膜厚が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図６】ゲート電極の真性応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図７】ＳＴＩの酸化起因応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図８】ＳｉＮ膜応力のエッチングレート依存性の実験結果を示すグラフである。
【図９】本発明の第１実施例である半導体装置の断面を示す模式図である。
【図１０】本発明のその他の第１実施例である半導体装置の断面を示す模式図である。
【図１１】本発明のその他の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１２】本発明のその他の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１３】本発明のその他の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１４】本発明の第２実施例である半導体装置の断面を示す模式図である。
【図１５】本発明の第２実施例である半導体装置の平面模式図である。
【図１６】本発明の第３実施例である半導体装置の断面を示す模式図である。
【図１７】本発明の第４実施例である半導体装置の断面を示す模式図である。
【図１８】本発明の第５実施例である半導体装置の断面を示す模式図である。
【図１９】本発明の第５実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図２０】本発明の第５実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図２１】本発明の第５実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図２２】本発明の第６実施例である半導体装置の断面を示す模式図である。
【図２３】本発明の第６実施例である半導体装置の平面模式図である。
【図２４】ゲート長各世代のチャネル部分の応力を解析した結果を示すグラフである。
【図２５】電界効果トランジスタの世代による相互コンダクタンス（Ｇｍ）の応力に対する依存性の違いを示した実験結果を示すグラフである。
【図２６】本発明の第７実施例である半導体装置の断面を示す模式図である。
【図２７】サイドウォールの膜応力がチャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図２８】本発明の第８実施例である半導体装置の断面を示す模式図である。
【図２９】サイドウォールの材料が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図３０】本発明の第９実施例である半導体装置の断面を示す模式図である。
【図３１】本発明の第１実施例である半導体装置においてコンタクトプラグや配線等を形成した一例の断面を示す模式図である。
【図３２】本発明の第１０実施例である半導体装置の電気回路図である。
【図３３】本発明の第１０実施例である半導体装置の平面模式図（図３４の部分拡大図）である。
【図３４】本発明の第１０実施例である半導体装置の平面模式図である。
【図３５】本発明の第１０実施例である半導体装置の断面を示す模式図である。
【図３６】本発明の第１１実施例である半導体装置の平面模式図（図３７の部分拡大図）である。
【図３７】本発明の第１１実施例である半導体装置の平面模式図である。
【図３８】本発明の第１１実施例である半導体装置の断面を示す模式図である。
【図３９】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【図４０】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【図４１】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【図４２】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【図４３】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【発明を実施するための形態】
【０１０１】
以下、本発明の第１実施例を図１から図３、図８および図３１を用いて説明する。
【０１０２】
図１は本発明の第１実施例の半導体装置の断面模式図、図２はｎチャネル、及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性を示す図、図３はゲート電極を上面より内包するＳｉＮ膜の真性応力が、チャネル部分応力（ドレイン電流に平行でチャネル面内の応力）に与える影響を応力解析した結果を示す図、図８はＳｉＮ膜応力のエッチングレート依存性を示す図、図３１は図１に示した半導体装置に配線等を形成した一例を示す図である。
【０１０３】
本発明の第１の実施例の半導体装置は、図１に示すように、シリコン基板１の主面に形成されたｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０と、これらトランジスタ１０、３０の上面に形成された応力制御絶縁膜１９、３９で構成される。
【０１０４】
ｎチャネル型電界効果トランジスタは、ｐ型ウェル１１に形成されたｎ型ソース・ドレイン（１２、１３）と、ゲート絶縁膜１４と、ゲート電極１５とを備え、ゲート電極１５の上面、およびソース・ドレイン（１２、１３）の上面には、シリサイド１７、１８が形成される。なお、ｎ型ソース・ドレインとは、ゲート電極１４を挟んで対向する１２、１３で示された、ソース領域、もしくはドレイン領域のことである。ソースとドレインの違いは、電流がどちらからどちらへ流すかという違いであり、基本的な構造上の違いはないので、本明細書では、ソース・ドレイン（１２、１３）として、表記する。次に説明するｐチャネル型電界効果トランジスタ、および、それ以降についても同様である。
【０１０５】
また、ｐチャネル型電界効果トランジスタは、ｎ型ウェル３１に形成されたｐ型ソース・ドレイン（３２、３３）と、ゲート絶縁膜３４と、ゲート電極３５とを備え、ゲート電極３５の上面、およびソース・ドレイン（３２、３３）の上面には、シリサイド３７、３８が形成される。これらのトランジスタは、シリコン酸化膜（ＳｉＯ２）や、窒化珪素（ＳｉＮ）からなる、浅溝素子分離２によって、他のトランジスタと互いに絶縁される。
【０１０６】
ゲート酸化膜１４、３４は、例えば、シリコン酸化膜（ＳｉＯ2）、窒化珪素膜（ＳｉＮ）、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、五酸化タンタル（Ｔａ2Ｏ５）などの誘電体膜、あるいはこれらの積層構造からなる。また、ゲート電極１５、３５は、例えば、多結晶シリコン膜、あるいはタングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属膜、あるいはこれらの積層構造からなる。
【０１０７】
上記ゲート絶縁膜１４、３４とゲート電極１５、３５、シリサイド１７、１８、３７、３８の側壁には、窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ2）からなるサイドウォール１６、３６が形成される。
【０１０８】
ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタの上面には、応力制御膜１９、３９が形成され、さらに、この応力制御膜１９、３９の上面には、例えば、ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜や、ＳＯＧ（Spin On Glass）膜、あるいはＴＥＯＳ(Tetra-Ethyl-Ortho-Silicate)膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜なる層間絶縁膜３で覆われている。
【０１０９】
シリコン基板１上に形成されたｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタは、所望の回路が構成されるように、図３１に示すように、コンタクトプラグや配線等によって電気的に接続される。なお、本発明の第１実施例はｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９、３９を用いる例である。その他の部分については本発明の第１実施例以外の構造や材料であっても構わない。
【０１１０】
また、図１の例については、コンタクトプラグや配線等は省略してあり、図３１の例を除き、他の実施例についても同様にコンタクトプラグや配線等は省略してある。
【０１１１】
応力制御膜１９と応力制御膜３９とは、主として窒化珪素（ＳｉＮ）からなり、化学気相成長法、あるいはスパッタ法によって形成される。応力制御膜１９の膜応力は、応力制御膜３９の膜応力よりも引張側の応力である。
【０１１２】
ＬＳＩ等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上（ドレイン電流の増加）が年々進められている。本願発明者らは、ドレイン電流が応力によって変化することを明らかにし、ｐチャネル型電界効果トンジスタと、ｎチャネル型電界効果トランジスタを有する相補型電界効果トランジスタにおいて、ｎチャネル型、ｐチャネル型双方のトランジスタのドレイン電流を効果的に向上させる方法を見出した。
【０１１３】
図２は、電界効果トランジスタのドレイン電流の応力依存性を示すグラフである。図２より、ｎチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加し、ｐチャネル型電界効果トランジスタでは、逆に、圧縮応力によってドレイン電流が増加することが明らかとなっている。
【０１１４】
一方、図３はゲート電極上面を覆うＳｉＮの膜応力が、ドレイン電流が流れる部分（チャネル）の応力（ドレイン電流に平行方向でチャネル面内の応力）に与える影響を有限要素法により応力解析した結果を示すグラフである。図３に示すように、ゲート電極を覆う膜の膜応力が引張側に強くなると、チャネル部分の応力も引張側に強くなることを明らかとなっている。
【０１１５】
これは、ゲート電極を内包する膜がソース・ドレイン領域の上面にまで拡張して形成されており、この部分の膜の引張応力（膜の収縮）がチャネル部分の応力を引張側にシフトさせるためには発生する現象であると考えられる。
【０１１６】
したがって、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置においては、ｎチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が引張応力側の膜を用い、ｐチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が、ｎチャネル型の膜より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型の両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【０１１７】
なお、本願発明者らは、窒化珪素（ＳｉＮ）膜のエッチングレートに応力依存性が有ることも明らかにした。
【０１１８】
図８は、窒化珪素（ＳｉＮ）膜のエッチングレートの応力依存性の実験結果の一例を示すグラフである。この図８に示す結果から、膜応力が違うと、エッチングレートに差が生じることが分かる。
【０１１９】
本発明の第１実施例の半導体装置は、図1に示すように、ｎチャネル型電界効果トランジスタ１０の上面には、ゲート電極１５の少なくとも一部を内包し、シリサイド１８が形成されているソース・ドレイン領域１２、１３に接する応力制御膜１９が形成され、ｐチャネル型電界効果トランジスタ３０のゲート電極３５の少なくとも一部を内包し、シリサイド３８の形成されているソース・ドレイン領域３２、３３に接する応力制御膜３９が形成されており、応力制御膜１９の膜応力は、応力制御膜３９の膜応力より引張側の応力、より好ましくは、応力制御膜１９は引張応力、応力制御膜３９は圧縮応力である。
【０１２０】
その結果、チャネル部分のドレイン電流に平行方向のチャネル面内の応力は、ｎチャネル型では、強い引張応力が得られ、逆に、ｐチャネル型では、ｎチャネル型より圧縮側の応力が得られるため、ｎチャネル型、ｐチャネル型の両方のドレイン電流の向上できるという効果が得られる。
【０１２１】
また、応力制御膜１９と応力制御膜３９とは窒化珪素（ＳｉＮ）からなるため、層間絶縁膜３の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜３にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。
【０１２２】
コンタクトホール形成後のコンタクトプラグ７と配線２１等は、例えば、図３１に示すようになる。配線層は複数層形成される。コンタクトプラグ７と配線２１は、例えばタングステン、アルミニウム、銅、チタン、窒化チタンなど、あるいはこれらの積層構造からなる。また、コンタクトプラグ７や配線２１は図３１に示すように、例えば窒化チタンやチタンなど積層膜からなるバリアメタル８、２２とともに構成されていてもよい。
【０１２３】
また、応力制御膜１９と応力制御膜３９は、同じ成膜装置を用いて、成膜条件を変えることによっても得られるので、新規に装置を導入しなくとも対応できるという効果が得られる。
【０１２４】
なお、本発明の第１実施例の半導体装置は、ｎチャネル型電界効果トランジスタのチャネル部分のドレイン電流に平行方向のチャネル面内の応力は、ｐチャネル型電界効果トランジスタのチャネル部分の応力よりも引張応力側であり、より好ましくはｎチャネル型のチャネル部の応力は引張応力、ｐチャネル型のチャネル部の応力は圧縮応力にする一手段を述べたものであり、応力制御膜１９、３９に用いる膜は、応力制御膜１９の膜応力が、応力制御膜３９の膜応力より引張側の応力、より好ましくは、応力制御膜１９が引張応力、応力制御膜３９が圧縮応力であれば、必ずしもＳｉＮである必要はない。
【０１２５】
これらに対して、前記状態を構成する詳細な内容について以下に図９及び図４を用いて説明する。
【０１２６】
図９は本発明の第１実施例である半導体装置の断面構造の模式図、図４は、電界効果トランジスタのチャネル部分の応力の、ゲート電極を覆うＳｉＮ膜厚依存性の解析結果を示すグラフである。
【０１２７】
この第１実施例と前述の第１実施例状態とは、応力制御膜１９２、３９２の膜厚が、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタの部分で互いに異なるように構成することで前述の状態を作り出すことであり、応力制御膜が引張応力の場合には、図９に示すように、ｎチャンネル型の応力制御膜１９２に比較して、ｐチャネル型の応力制御膜３９２を薄くする。
【０１２８】
一方、応力制御膜が圧縮応力の場合には、逆に、ｎチャネル型の方の応力制御膜１９２を応力制御膜３９２に比較して薄く（図は省略）することが好ましい。これらの応力制御膜１９２、３９２は、ｎチャネル型、及びｐチャネル型電界効果トランジスタの上面全面に、化学気相成長法やスパッタ法などにより、窒化珪素（ＳｉＮ）膜を成膜した後、所望の膜厚までエッチバックする等によって得られる。
【０１２９】
なお、本発明の第１実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９２、３９２を用いる例である。その他の部分については、本発明の第３実施例以外の構造や材料であっても構わない（ただし、図４に示したデータによって膜厚保が決定される）。
【０１３０】
次に、本発明の第３実施例である半導体装置の作用効果を説明する。
【０１３１】
図４は、チャネル部応力の、ゲート電極を覆う応力制御膜の膜厚依存性の解析結果を示すグラフである。図４より、応力制御膜が引張応力の場合、膜厚が厚ければ、チャネル部分の応力は、引張応力側にシフトすることが分かる。このことは逆に、応力制御膜が圧縮応力の場合には、膜厚が厚ければ、チャネルの応力は圧縮側にシフトすることを意味する。
【０１３２】
本発明の第１実施例によれば、応力制御膜が引張応力の場合には、図９に示すように、ｐチャネル型の方が薄く、ｐチャネル型電界効果トランジスタのドレイン電流の向上が得られる。
【０１３３】
一方、応力制御膜が圧縮応力の場合には、逆にｎチャネル型の方を薄くすることにより、ｎチャネル型電界効果トランジスタのドレイン電流が向上するという効果が得られる。
【０１３４】
また、第１実施例に述べたように、応力制御膜１９２と応力制御膜３９２とは窒化珪素（ＳｉＮ）からなるため、層間絶縁膜３の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜３にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。なお、膜はＳｉＮに限定されるものではない。
【０１３５】
なお、絶縁膜等が引張応力が残留しているか圧縮応力が残留しているかは、例えば、半導体装置を基板側から或いはさらに絶縁膜の上の積層構造側から、上記絶縁膜を残して薄くする。そして、残った薄膜が基板側を外側にして、反っていれば引張応力が残留する膜であることが分かる。一方、上記残った薄膜が基板側を内側にして反っていれば圧縮応力が残留する膜であることが分かる。
【０１３６】
また、本発明の第１実施例の半導体装置は、チャンネル部分の応力制御の一例を示したものであり、以下に述べる実施例のような他の手段によって、チャネル部分の応力を制御しても構わない。
【０１３７】
次に、本発明の第２実施例を図１４、図１５を用いて説明する。
【０１３８】
図１４は本発明の第２実施例である半導体装置の断面（図１５のａ−ａ’線に沿った断面）構造の模式図、図１５は、応力制御膜１９３、３９３の形状を示す上面からみた模式図である。なお、図１５は、ゲート電極１５、３５、ソース・ドレインに接続する配線６、アクティブ領域５（トランジスタ形成領域）、および、応力制御膜１９３、３９３の外形のみを示してある。また、図１４、図１５は応力制御膜１９３、３９３が引張応力の場合について示したものである。
【０１３９】
第２実施例と第１実施例との違いは、第２実施例においては応力制御膜１９３、３９３の平面形状がｎチャネル型電界効果トランジスタ側と、ｐチャネル型電界効果トランジスタ側とで異なることである。図１４に示すように、応力制御膜１９３、３９３の膜応力が引張応力の場合には、応力制御膜３９３のゲート電極３５の側面部分の面積が、応力制御膜１９３のゲート電極１５の側面部分の面積より小さく、応力制御膜１９３、３９３の膜応力が圧縮応力の場合には、応力制御膜３９３のゲート電極３５の側面部分の面積が、応力制御膜１９３のゲート電極１５の側面部分の面積より大きいことを特徴としている。
【０１４０】
より好ましくは、応力制御膜１９３、３９３が引張応力の場合には、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとも、ゲート電極１５、３５の延びる方向に対して面積を大きくする（図１５）。
【０１４１】
逆に、応力制御膜１９３、３９３が圧縮応力の場合には、ｎチャネル型電界効トランジスタとｐチャネル型電界効果トランジスタとも、ゲート電極１５、３５の延びる方向に対しては面積を小さくする（図は省略）。
【０１４２】
なお、この第２実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９３、３９３を用いる例である。その他の部分については、この第２実施例以外の構造や材料であっても構わない。
【０１４３】
次に、本発明の第２実施例である半導体装置の作用効果を説明する。
【０１４４】
この第２実施例によれは、電界効果トランジスタのチャネル部分の応力は、応力制御膜１９３、３９３の面積によって制御される。ソース・ドレイン領域に延びる応力制御膜が、引張応力の場合には、ｎチャネル型では、面積を広くすることで、チャネル部分に強い引張応力を与え、ｐチャネル型では、出来るだけ面積を狭くして、チャネル部分の応力を低減する。一方、応力制御膜が圧縮応力の場合には、これが逆になる。
【０１４５】
さらに、より好ましくは、ドレイン電流に直角な方向については、応力制御膜が引張応力の場合には、両方のトランジスタともに、面積を大きく取り、両方の電界効果トランジスタのチャネルに引張応力を与え、応力制御膜が圧縮応力の場合には、逆に面積を小さくすることで、チャネル部分の応力を低減させる。
【０１４６】
したがって、本発明の第２実施例の半導体装置では、上述のように、応力制御膜１９３、３９３によってチャネル部分の応力をｐチャネル型より、ｎチャネル型の方を引張応力にすることができ、ドレイン電流の向上が図られるという効果が得られる。
【０１４７】
また、本発明の第２実施例によれば、チャネルに直角な方向についても、応力の制御がなされるので、より一層、ドレイン電流の向上が得られるという効果が得られる。
【０１４８】
また、本発明の第２の実施例によれば、前述のように、応力制御膜１９３と応力制御膜３９３は窒化珪素（ＳｉＮ）からなるため、層間絶縁膜３の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜３にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。
【０１４９】
なお、この第２実施例の半導体装置は、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとが一つずつ形成された構造についてであるが、この第２実施例において、応力制御膜の面積を大きくと表現している部分は、ｎチャネル型あるいはｐチャネル型電界効果トランジスタどうしが連続して形成されている部分は、応力制御膜は不連続である必要はない。
【０１５０】
次に、その他の形態としての例を図１０から図１３を用いて説明する。
【０１５１】
図１０は、その他の形態である半導体装置の断面構造の模式図、図１１から図１３は、その他の形態である半導体装置の製造工程の一部を表した断面模式図である。
【０１５２】
このその他の形態と第１実施例との違いは、応力制御膜１９１及び３９１で示される二つの膜の応力を異ならせるために、膜の組成が互いに異なるようにしたことである。
【０１５３】
第１実施例においては、膜の組成を仮に変えない場合であっても効果がある点で好ましい。しかし、別な組成を作る為の工程が増す恐れを受け入れればこの構成を採ることも好ましい。
【０１５４】
具体的には、主として窒化珪素（ＳｉＮ）からなる応力制御膜１９１に対して、応力制御膜３９１は、応力制御膜１９１と同様な膜に、窒化珪素（ＳｉＮ）膜が、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、ゲルマニウム（Ｇｅ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）の内、少なくとも一つを過剰に含有するように、打ち込んで形成している。
【０１５５】
なお、その他の形態の第１実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９１、３９１を用いる例であり、その他の部分については、他の構造や材料であっても構わない。
【０１５６】
本実施例の半導体装置の応力制御膜１９１、３９１の製造工程は、例えば次のようになる。
【０１５７】
（１）シリコン基板１の主面上にｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを形成し、サイドウォール１６、３６、シリサイド１７、１８、３７、３８8を形成する（図１１）。
【０１５８】
（２）ｎチャネル型、ｐチャネル型電界効果トランジスタの上面全面に、応力制御膜１９１になる窒化珪素（ＳｉＮ）膜を、例えばスパッタ法、あるいは、化学気層成長法等により成膜する（図１２）。
【０１５９】
（３）ｐチャネル型電界効果トランジスタ３０の上面以外の部分はマスク４をして、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、あるいは窒素（Ｎ）、あるいは酸素（Ｏ）、あるいはアルゴン（Ａｒ）等の不活性元素をイオン注入する（図１３）。
【０１６０】
（４）マスク４を除去した後、層間絶縁膜３を形成する。これにより、図１０に示す構造の半導体装置が製造される。
【０１６１】
次に、本発明のその他の形態の第１実施例である半導体装置の作用効果を説明する。
【０１６２】
本発明の第２実施例によれば、応力制御膜１９１が上面全面に成膜された（図１２）後に、ｐチャネル型電界効果トランジスタを覆う部分にはイオン注入され、その部分の膜の原子密度はイオン注入前に比べて密になる。その結果、応力制御膜３９１の膜応力は、応力制御膜１９１に比べて圧縮側にシフトする。
【０１６３】
したがって、チャネル部分のドレイン電流に平行方向のチャネル面内応力も圧縮側にシフトし、ｐチャネル型電界効果トランジスタのドレイン電流を向上できる効果が得られる。
【０１６４】
また、本発明のその他の形態の第１実施例によれば、応力制御膜の主成分の窒化珪素（ＳｉＮ）の成膜は一度だけでもよい。第１実施例のように、異なる膜応力の窒化珪素を成膜する場合には、成膜装置を二台使用するか、もしくは、一台で成膜条件をその都度変えることが好ましい。成膜条件を変えることが困難な場合や、装置を複数台用意できない場合であっても、本発明のその他の形態の第実施例であれば、一台の成膜装置を用いて、ｎチャネル型、ｐチャネル型、両方の電界効果トランジスタのドレイン電流の向上が図れるという効果が得られる。
【０１６５】
このように、例えば、応力制御膜１９と応力制御膜３９とで、不純物濃度が異なるようにすれば、応力制御膜１９と応力制御膜３９とで、応力が互いに異なるように構成することができるので、新規に装置を導入しなくとも対応できる。
【０１６６】
また、第１実施例の説明において述べたように、応力制御膜１９１と応力制御膜３９１とは、窒化珪素（ＳｉＮ）からなるため、層間絶縁膜３の形成後、ソース・ドレイン領域に上層配線か電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜３にコンタクトホールを開ける時のエッチストップとしても利用することが出来るという効果が得られる。
【０１６７】
次に、本発明の第３実施例を図１６及び図５を用いて説明する。
【０１６８】
図１６は本発明の第３実施例である半導体装置の断面構造模式図であり、図５は電界効果トランジスタのチャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）の、シリサイド膜厚依存性の解析結果を示すグラフである。
【０１６９】
この第３実施例と第１実施例との違いは、ｎチャネル型電界効果トランジスタ側のシリサイド１８１の膜厚が、ｐチャネル型電界効果トランジスタ側のシリサイド３８１よりも厚いことである。これらシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）はチタン、コバルト、ニッケル等をスパッタ法や化学気相成長法等を用いて成膜した後、熱処理してシリサイド反応させることにより得る。なお、図１に示した第１実施例の応力制御膜１９、３９は無くても構わない。
【０１７０】
なお、この第３の実施例はｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、シリサイド１８１、３８１を用いることを述べたものである。その他の部分については、この第３実施例以外の構造や材料であっても構わない。
【０１７１】
以下、この半導体装置の作用効果を説明する。
【０１７２】
ｎチャネル型、ｐチャネル型電界効果トランジスタに形成されるシリサイドは、コンタクトプラグとトランジスタの電気的な接続を低抵抗で図る為に必須なものであるが、熱処理によって強い引張応力を発生する材料でもある。
【０１７３】
そこで、本願発明者らは、このシリサイドの応力を利用して、チャネル部分に応力を負荷し、ドレイン電流を向上させることを検討した。図５は、チャネル部分の応力の、シリサイド膜厚依存性の解析結果を示すグラフである。図５から、シリサイド膜厚の増加に伴い、チャネル部分の応力も、引張応力が強くなる方にシフトすることが明らかとなった。
【０１７４】
この第３実施例によれば、図１６に示すように、ｎチャネル型電界効果トランジスタのシリサイド１８１の膜厚を厚くすることによって、ｎチャネル型電界効果トランジスタのドレイン電流を向上させ、逆にｐチャネル型電界効果トランジスタ側のシリサイド３８１の膜厚を薄くすることにより、ｐチャネル型のドレイン電流の低下を抑えることができるという効果が得られる。
【０１７５】
また、この第３実施例によれば、相補型電界効果トランジスタを形成する上で必須となっているシリサイドを用いるので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
【０１７６】
次に、本発明の第４実施例を図１７及び図６を用いて説明する。
【０１７７】
図１７は、本発明の第４実施例である半導体装置の断面構造の模式図であり、図６は、チャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）のゲート電極真性応力依存性の解析結果である。
【０１７８】
この第４実施例と第１実施例との違いは、第４実施例におけるｎチャネル型電界効果トランジスタ１０のゲート電極１５１の不純物濃度分布が、シリコン基板１の主面に垂直方向に、勾配を有しており、さらにｐチャネル型電界効果トランジスタ３０のゲート電極３５１の不純物は均一になっていることである。
【０１７９】
この第４実施例のゲート電極１５１は、ゲート電極形成後にリン（Ｐ）、ボロン（Ｂ）、ひ素（Ａｓ）等の不純物をイオン注入することによって得られ、ゲート電極３５１は、リン（Ｐ）、ボロン（Ｂ）、ひ素（Ａｓ）等の不純物を予め添加し形成することによって得られるものである。なお、この第４実施例においては、図１に示した第１実施例の応力制御膜１９、３９は無くても構わない。
【０１８０】
なお、この第４実施例はｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極１５１、３５１を用いることを述べたものである。その他の部分についてはこの第４実施例以外の構造や材料であっても構わない。
【０１８１】
以下、この第４実施例である半導体装置の作用効果を説明する。
【０１８２】
図６は、チャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）のゲート真性応力依存性の解析結果を示すグラフである。図６に示すように、ゲート電極の真性応力を引張応力にした場合に、チャネル部分の応力は圧縮応力になることが明らかになった。
【０１８３】
通常、ゲート電極に用いられる多結晶シリコンは、不純物を添加したアモルファスシリコンを形成し、結晶化及び添加不純物の活性化を目的にした熱処理により得られる。このとき、膜収縮による引張の結晶化応力が発生する。一方、不純物添加のないアモルファスシリコンを結晶化熱処理すると、引張応力となる結晶化応力が発生するが、その後、不純物元素をイオン注入すると、圧縮側に応力がシフトする。
【０１８４】
上記の二種類のゲート電極の形成方法によれば、前者は膜内ほぼ均一に不純物が分布する多結晶シリコンをなるが、後者はシリコン基板１の主面に対して、垂直方向に不純物が分布（ガウス分布、もしくは、シリコン基板１の主面垂直方向に濃度が減少する分布）した多結晶シリコンとなる。
【０１８５】
この第４実施例によれば、ｐチャネル型電界効果トランジスタのゲート電極には、不純物濃度が膜中ほぼ均一な引張応力の多結晶シリコンが用いられ、ｎチャネル型電界効果トランジスタのゲート電極には、不純物濃度が基板１側に向かって減少するような、ｎチャネル型に用いられるゲート電極の応力より圧縮側の応力を持つ、多結晶シリコンが用いられる。
【０１８６】
その結果、ｎチャネル型電界効果トランジスタのチャネル部分の応力は、ｐチャネル型のチャネル部分の応力より、引張側の応力になり、ｎチャネル型、ｐチャネル型両方のドレイン電流が向上できるという効果が得られる。
【０１８７】
また、この第４実施例によれば、電界効果トランジスタ構造におけるゲート電極構造を、チャネル部分の応力を制御する手段として用いているので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
【０１８８】
なお、この第４実施例の半導体装置は、チャネル部分の応力を制御する手段にゲート電極の応力を用いたものである。したがって、ゲート電極材料としては多結晶シリコンに限定されるものではなく、例えば、ルテニウム（Ｒｕ）、白金（Ｐｔ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の金属材料を用いても良いし、これら金属材料と多結晶シリコンとの積層構造であっても良い。例えば、ルテニウムＲｕ膜は熱処理により膜応力が強い引張応力となる。
【０１８９】
そこで、ｐチャネル型電界効果トランジスタのゲート電極には、高温熱処理により高い引張応力としたＲu膜を形成し、ｎチャネル型電界効果トランジスタのゲート電極には、熱処理を加えず低い応力としたＲu膜を形成することで、ｎチャネル型、ｐチャネル型両方のチャネル部分の応力を制御する。
【０１９０】
次に、本発明の第５実施例を図１８から図２１を用いて説明する。
【０１９１】
図１８は本発明の第５実施例である半導体装置の断面構造の模式図、図１９から図２１は、本発明の第５実施例である半導体装置の製造工程の一部を表す断面模式図である。
【０１９２】
この第５実施例と第４実施例との違いは、ｎチャネル型電界効果トランジスタ１０のゲート電極１５２ａ、１５２ｂを構成する結晶粒は、基板１の鉛直方向に複数層の界面を有しているが、ｐチャネル型のゲート電極３５２を構成する結晶粒は層を形成していないこと、あるいは、ｎチャネル型のゲート電極１５２ａ、１５２ｂの平均結晶粒径は、ｐチャネル型のゲート電極３５２の平均結晶粒径よりも小さいことである。なお、この第５実施例においては、図１に示した第１実施例の応力制御膜１９、３９は無くても構わない。
【０１９３】
なお、この第５実施例はｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極１５２ａ、１５２ｂ、３５２を用いることを述べたものである。その他の部分についてはこの第５実施例以外の構造や材料であっても構わない。
【０１９４】
この第５実施例である半導体装置のゲート電極１５２ａ、１５２ｂ、および３５２の製造工程は、例えば次のようになる。
【０１９５】
(１)シリコン基板１の主面上に、浅溝素子分離２と、ｎチャネル型電界効果トランジスタ１０の領域のｐウェル１１、ｐチャネル型電界効果トランジスタ３０の領域のｎウェル３１を形成する（図１９）。
【０１９６】
(２)次に、ゲート絶縁膜１４と、ゲート電極１５２ａを形成する（図２０）。
【０１９７】
(３)続いて、ｐチャネル型電界効果トランジスタ側のゲート電極膜１５２ａを除去し、ゲート電極１５２ｂを成膜する（図２１）。
【０１９８】
(４)次に、ゲート電極を加工し、ｎチャネル型電界効果トランジスタのゲート電極１５２ａ、１５２ｂ、ｐチャネル型電界効果トランジスタのゲート電極３５２を形成し、サイドウォール１６、３６、ソース・ドレイン電極１２、１３、３２、３３、シリサイド１７、１８、３７、３８、層間絶縁膜３を形成する（図１８）。
【０１９９】
以下、この第５実施例の半導体装置の作用効果を説明する。
【０２００】
非晶質で形成したシリコンは、熱処理すると結晶粒の成長に伴い、引張応力が発生する。この結晶化応力は、結晶粒の成長により増大するので、結晶粒の粒径を小さくすることにより、結晶化応力を抑えることが出来る。
【０２０１】
この第５実施例によれば、ｐチャネル型電界効果トランジスタの強い引張応力を発生するゲート電極３５２が用いられるので、チャネル部分の応力は圧縮応力となる。一方、ｎチャネル型電界効果トランジスタのゲート電極１５２ａ、１５２ｂは、二回にわたって成膜されるので、ゲート電極１５２ａ、１５２ｂの結晶粒の粒径は小さくなり、発生する応力は緩和され、チャネル部分の応力も低減される。その結果、ｐチャネル型電界効果トランジスタと、ｎチャネル型電界効果トランジスタの両方において、ドレイン電流が向上できるという効果が得られる。
【０２０２】
なお、この第５実施例の半導体装置のゲート電極は、必ずしも二回に分けて成膜する必要はなく、二回以上で成膜しても構わない。あるいは、ｎチャネル型、ｐチャネル型のゲート電極を、ｎチャネル型は結晶粒が小さく、ｐチャネル型は結晶粒が大きくなるように、成膜条件等を変えて、それぞれ、別工程で形成しても良い。
【０２０３】
また、この第５の実施例においては、第４実施例について述べたように、電界効果トランジスタ構造におけるゲート電極構造を、チャネル部分の応力を制御する手段として用いているので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
【０２０４】
次に、本発明の第６実施例を図２２、図２３及び図７を用いて説明する。
【０２０５】
図２２は、本発明の第６実施例である半導体装置の断面（図２３のａ―ａ’線に沿った断面）構造の模式図であり、図２３は、浅溝素子分離（ＳＴＩ）とゲート電極までの距離が、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとで異なることを示す上面からみた模式図である。
【０２０６】
なお、図２３は、浅溝素子分離２、ゲート電極１５、３５、ソース・ドレインに接続する配線６、アクティブ領域５（トランジスタ形成領域）のみを示している。また、図７はチャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）のＳＴＩ酸化起因応力依存性の解析結果を示すグラフである。
【０２０７】
この第６実施例と第１実施例との違いは、ｎチャネル型電界効果トランジスタ１０のゲート電極１５から浅溝素子分離２までの距離（チャネルに平行な方向の距離）が、ｐチャネル型電界効果トランジスタ３０のゲート電極３５から浅溝素子分離２までの距離（チャネルに平行な方向の距離）よりも大きいことである。なお、この第６実施例においては、図１に示した第１実施例の応力制御膜１９、３９は無くても構わない。
【０２０８】
なお、この第６実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極１５から浅溝素子分離２までの距離と、ゲート電極３５から浅溝素子分離２までの距離を用いることを述べたものである。その他の部分については、この第６実施例以外の構造や材料であっても構わない。
【０２０９】
以下、この第６実施例の半導体装置の作用効果を説明する。
【０２１０】
図７は、チャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）のＳＴＩ酸化起因応力依存性の解析結果を示すグラフである。図７に示すように、ＳＴＩ酸化起因応力を低減した場合に、チャネル部分の高い圧縮応力は低下することが明らかになった。
【０２１１】
ＳＴＩはトランジスタ形成領域を囲むように形成され、トランジスタ同士の絶縁を図るものであるが、シリコン基板表面に浅い溝を掘って、その中をシリコン酸化膜を埋め込むものであるために、製造プロセスにおいて酸化プロセスがあると、シリコン酸化膜形成に伴う体積膨張が生じ、アクティブ領域に高い圧縮応力が生じる。
【０２１２】
以上の結果、チャネル部分の応力はＳＴＩの応力に強く依存することが明らかになった。
【０２１３】
この第６実施例によれば、ｎチャネル型電界効果トランジスタのチャネル部分はＳＴＩから距離をおいて形成され、逆に、ｐチャネル型電界効果トランジスのチャネル部分はＳＴＩに近く形成される。このＳＴＩによる圧縮応力は、ＳＴＩから離れれば低減できるので、ｎチャネル型電界効果トランジスタのチャネル部分の応力は低減し、逆に、ｐチャネル型電界効果トランジスタのチャネル部分の応力は高い圧縮応力とすることができる。
【０２１４】
その結果、ｎチャネル型、ｐチャネル型の両方のドレイン電流が向上できるという効果が得られる。このため、全体としての性能の向上を図ることができる。
【０２１５】
また、この第６実施例によれば、レイアウト変更のみですむので、従来の製造工程をそのまま利用できるという効果が得られる。
【０２１６】
なお、ゲート電極１５、３５の長辺方向のＳＴＩまでの距離は、ｎチャネル型、ｐチャネル型の両方ともＳＴＩからチャンネルまでの距離は大きい方がよい。より好ましくは、ｐチャネル型の方がｎチャネル型より大きい方が望ましい。
【０２１７】
また、この第６実施例の半導体装置はＳＴＩからチャネルまでの距離が、ｎチャネル型とｐチャネル型とで異なることを特徴にしているが、第６実施例以外にも、チャネルに平行な方向のＳＴＩの溝幅が、ｎチャネル型電界効果トランジスタ側では広く、ｐチャネル型電界効果トランジスタ側では狭くすることにより同様の効果が得られる。
【０２１８】
なお、この場合、チャネルに直角な方向のＳＴＩの溝幅は、両電界効果トランジスタとも広い方が望ましい。
【０２１９】
以上のように、本発明の第６実施例により、良好にドレイン電流を増加できる。また、本発明の第６実施例により、製造コストを低下可能な半導体装置を実現することができる。
【０２２０】
次に、本発明の第７実施例を図２６及び図２７を用いて説明する。
【０２２１】
図２６は本発明の第７実施例である半導体装置の断面構造の模式図であり、図２７は、電界効果トランジスタのチャネル部分の応力の、サイドウォール膜応力依存性の解析結果を示すグラフである。
【０２２２】
この第７実施例と第１実施例との違いは、ｎチャネル型電界効果トランジスタ側のサイドウォール１６の膜質が、ｐチャネル型電界効果トランジスタ側のサイドウォール３６の膜質と異なる点である。
【０２２３】
具体的には、ｎチャネル型電界効果トランジスタ側のサイドウォール１６の膜応力が、ｐチャネル型電界効果トランジスタ側のサイドウォール３６よりも引張応力側である点、つまり、サイドウォール１６の引張応力が、サイドウォール３６の引張応力より大である点である。これらサイドウォール１６、３６の主成分は窒化珪素であることが望ましいが、それ以外であっても構わない。
【０２２４】
また、サイドウォール１６、３６は単層膜であることが望ましいが、窒化珪素と酸化シリコン等との積層構造であっても構わない。なお、第１実施例においては、応力制御膜１９、３９が形成されているが、図２６に示した第７実施例においては、応力制御膜１９、３９は無くても構わない。
【０２２５】
なお、この第７実施例は、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、サイドウォール１６、３６を用いることを述べたものである。その他の部分についてはこの第７実施例以外の構造や材料であっても構わない。
【０２２６】
以下、この第７実施例の半導体装置の作用効果を説明する。
【０２２７】
図２７に示した解析結果は、サイドウォール膜として窒化珪素を仮定して得られた結果である。図２７から、サイドウォールの膜応力が引張応力側になるにつれ、チャネル部分の応力も引張応力側にシフトすることが分かる。
【０２２８】
この第７実施例によれば、ｎチャネル型電界効果トランジスタのサイドウォール１６には、膜応力が引張応力側の膜を用い、ｐチャネル型電界効果トランジスタのサイドウォール３６には、膜応力が、ｎチャネル型の膜より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【０２２９】
なお、膜応力の違いは、膜質（疎密）などによっても知ることができ、膜が緻密な膜ほど膜応力は圧縮側になる。
【０２３０】
次に、本発明の第８実施例を図２８及び図２９を用いて説明する。
【０２３１】
図２８は、本発明の第８実施例である半導体装置の断面構造の模式図であり、図２９は、電界効果トランジスタのチャネル部分の応力の、サイドウォール材料依存性の解析結果を示すグラフである。
【０２３２】
この第８実施例と第１実施例との違いは、応力制御膜９が、第１実施例のようにｎチャネル型電界効果トランジスタ側とｐチャネル型電界効果トランジスタ側とで膜応力の違いを持たない。
【０２３３】
そして、この第８実施例においては、応力制御膜９の膜応力が引張応力の場合は、サイドウォール１６の平均的なヤング率はサイドウォール３６の平均的なヤング率より大きく、例えば、サイドウォール１６は主として窒化珪素からなり、サイドウォール３６は主として酸化シリコンからなる。
【０２３４】
一方、応力制御膜９の膜応力が圧縮応力の場合には、サイドウォール１６の平均的なヤング率はサイドウォール３６の平均的なヤング率より小さく、例えば、サイドウォール１６は主として酸化シリコンからなり、サイドウォール３６は主として窒化珪素からなる。
【０２３５】
なお、サイドウォール１６、３６は複数の材料からなる積層構造であっても構わない。また、この第８実施例は、ゲート電極やサイドウォールを上面から覆う膜の応力が、サイドウォールのヤング率（硬さ）により、チャネル部分に伝達される現象やされない現象を利用したものである。
【０２３６】
したがって、ゲート電極やサイドウォールを覆う膜が重要であり、応力制御膜９は無くても構わない。ただし、層間絶縁膜３の応力がサイドウォール１６、３６に作用する場合もあるので、応力制御膜９が無い場合であって、層間絶縁膜３の応力が引張応力のときには、サイドウォール１６のヤング率をサイドウォール３６のヤング率より大とし、層間絶縁膜３の応力が圧縮応力のときには、サイドウォール１６のヤング率をサイドウォール３６のヤング率より小とする。
【０２３７】
なお、この第８実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、サイドウォール１６、３６を用い、さらに、ゲート電極やサイドウォールを上面から覆う膜を用いることを述べたものである。このため、その他の部分については、この第８実施例以外の構造や材料であっても構わない。
【０２３８】
次に、この第８実施例である半導体装置の作用効果を説明する。
【０２３９】
図２９は、チャネル部の応力のサイドウォール材料依存性の解析結果を示すグラフである。ただし、この図２９に示す結果は、サイドウォール材料として、ヤング率の低い材料には酸化シリコン、ヤング率の高い材料には窒化珪素を仮定して計算して得られた結果である。
【０２４０】
図２９に示すように、サイドウォール材料が酸化シリコンの場合と窒化珪素との場合とで比較すると、応力制御膜９が引張応力の場合は窒化珪素の場合の方が引張応力側に大となり、応力制御膜９が圧縮応力の場合は酸化シリコンの方が引張応力側に大となる。
【０２４１】
この第８実施例によれば、応力制御膜９が引張応力の場合には、ｎチャネル型電界効果トランジスタのサイドウォール１６には窒化珪素が用いられ、ｐチャネル型電界効果トランジスタのサイドウォール３６には酸化シリコンが用いられる。
【０２４２】
上述とは逆に、応力制御膜９が圧縮応力の場合には、ｎチャネル型電界効果トランジスタのサイドウォール１６には酸化シリコンが用いられ、ｐチャネル型電界効果トランジスタのサイドウォール３６には窒化珪素が用いられる。
【０２４３】
したがって、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【０２４４】
なお、膜のヤング率は、微小押し込み試験などによっても測定することが可能である。
【０２４５】
次に、本発明の第９実施例を図３０を用いて説明する。
【０２４６】
図３０は本発明の第９実施例である半導体装置の断面構造の模式図である。
【０２４７】
この第９実施例は、応力制御膜１９の膜応力が引張応力で、応力制御膜３９の膜応力が圧縮応力である場合に、サイドウォール１６の膜応力が引張応力、サイドウォール３６の膜応力が圧縮応力となる組み合わせであることを特徴としている。
【０２４８】
なお、応力制御膜１９、３９は主として窒化珪素からなる膜であることが好ましいが、それ以外であっても構わない。
【０２４９】
また、サイドウォール１６、３６は、主として窒化珪素からなる膜であることが好ましいが、酸化シリコン等との積層構造や、それ以外の材料であっても構わない。
【０２５０】
さらに、この第９実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９、３９及びサイドウォール１６、３６を用いる例である。このため、その他の部分についてはこの第９実施例以外の構造や材料であっても構わない。
【０２５１】
次に、この第９本実施例のである半導体装置の作用効果を説明する。
【０２５２】
本発明の第９実施例によれば、第１実施例について説明したように、応力制御膜１９は引張応力、応力制御膜３９は圧縮応力であることから、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。
【０２５３】
さらに、この第９実施例によれば、第８実施例について説明したように、サイドウォールをヤング率の高い材料、例えば窒化珪素にすることにより、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を、より向上することができる。
【０２５４】
また、この第９実施例によれば、第７実施例について説明したように、サイドウォール１６は引張応力、サイドウォール３６は圧縮応力とすることにより、一層、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。
【０２５５】
また、応力制御膜１９とサイドウォール１６とは同一の成膜条件で成膜でき、さらに、応力制御膜３９とサイドウォール３６とも同一の成膜条件で成膜することができるので、製造プロセスの簡略化が図れるという効果が得られる。
【０２５６】
なお、上述した例については、図３１の例を除き、コンタクトプラグを省略して示したが、ｎチャンネル型電界効果トランジスタ側に形成されるコンタクトプラグの形状と、ｐチャンネル型電界効果トランジスタ側に形成されるコンタクプラグの形状とを変えることにより、ｎチャンネル型とｐチャンネル型とで作用する応力を変化させることも可能である。
【０２５７】
次に、本発明の第１０実施例を図2と、図32から図35を用いて説明する。本実施例は、第２実施例において、応力制御膜9が引張応力の膜応力を持つ場合についての、チャネルに直角方向も考慮した、実際のデバイス回路適用例である。図2はｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す図、図32は本発明を適用した2NAND回路を示す電気回路図、図33、34は本発明の半導体装置の平面レイアウトの模式図（図33は図34の一部分（Xで示した枠内近傍）を拡大した模式図）、図35は、図33の平面レイアウトのＡからＤまでの断面構造を示した模式図である。
【０２５８】
本発明を適用した電気回路は、図32に示すように、２つのｐチャネル型電界効果トランジスタP1、P2と、２つのｎチャネル型電界効果トランジスタN1、N2からなる2NAND回路である。これらのトランジスタN1、N2、P1、P2は、それぞれ、図33に示すトランジスタN1、N2、P1、P2に対応する。
【０２５９】
1つの2NAND回路は、図33において、ゲート電極FGを共有するpチャネル型電界効果トランジスタP1とnチャネル型電界効果トランジスタN2、そして同様にP2とN1と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグCONT、や配線MLによって構成される。ここで、前記pチャネル型電界効果トランジスタP1、P2は一つのアクティブACT1上に、nチャネル型電界効果トランジスタN1、N2は一つのアクティブACT2上に形成される。
【０２６０】
本実施例の半導体装置は、2NAND回路を複数個、連続して並べた繰り返しパターンである。すなわち、図34に示すように、pチャネル型電界効果トランジスタP1、P2と、nチャネル型電界効果トランジスタN1、N2を複数個、繰り返し並べた、nチャネル型電界効果トランジスタが連続した領域NMと、pチャネル型電界効果トランジスタが連続した領域PMにより構成される。
【０２６１】
ここで、本実施例においては、第２実施例に述べた応力制御膜が、引張応力の膜応力であり、nチャネル型、pチャネル型電界効果トランジスタの形成部分、それぞれに、図33、34に示す平面パターンで形成される。すなわち、回路レイアウト全面を被覆する応力制御膜のうち，pチャネル型電界効果トランジスタのドレイン電流が流れる方向の応力制御膜が、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上において不連続となっていることを特徴としている。（応力制御膜209は、図33に示すトランジスタ回路において、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上以外の部分、トランジスタのゲート電極長手方向や、nチャネル型電界効果トランジスタの連続方向には、応力制御膜は他の素子上まで連続して形成される。）
これを巨視的に見ると、図34のように、pチャネル型電界効果トランジスタが多数形成される領域PMにおいて、応力制御膜209にはスリット（膜が不連続となっている部分）が形成されている。
【０２６２】
図33の平面レイアウト図における断面構造A〜Dについての模式図を図35に示す。第２実施例と同様に、本実施例の半導体装置は、シリコン基板201の主面に形成した、ｎチャネル型電界効果トランジスタ210と、ｐチャネル型電界効果トランジスタ230と、それらのトランジスタの上面に形成された応力制御膜209で構成される。
【０２６３】
nチャネル型電界効果トランジスタは、p型ウェル211に形成されたｎ型のソース・ドレイン（212、213）と、ゲート絶縁膜214、ゲート電極215で構成され、ゲート電極215の上面、およびソース・ドレイン（212、213）の上面には、シリサイド217、218が形成される。また、Pチャネル型電界効果トランジスタは、n型ウェル231に形成されたp型ソース・ドレイン（232、233）と、ゲート絶縁膜34、ゲート電極35で構成され、ゲート電極235の上面、およびソース・ドレイン（232、233）の上面には、シリサイド237、238が形成される。また、ゲート絶縁膜214、234とゲート電極215、235、シリサイド217、218、237、238の側壁にはサイドウォール216、236が形成される。これらのトランジスタは、浅溝素子分離202によって、他のトランジスタとの絶縁がなされる。
【０２６４】
nチャネル型、pチャネル型電界効果トランジスタの上面には、応力制御膜209が形成され、さらにその上面は、コンタクトプラグ207により電気的な接続がされた配線223と、層間絶縁膜203が形成される。
【０２６５】
応力制御膜209は、その膜応力が引張応力となる、第１実施例に述べた材料や成膜方法が用いられ、pチャネル型電界効果トランジスタのソース・ドレインを横切る断面（図34のA−B断面、図35(a)）においては、浅溝素子分離において不連続に形成され、浅溝素子分離、例えば202aを挟んで隣接するトランジスタどうしで応力制御膜が不連続となる。一方、nチャネル型電界効果トランジスタを横切る断面（図34のC−D断面、図35(c)）においては、隣接するトランジスタどうしで応力制御膜は連続となる。すなわち、浅溝素子分離上、例えば、202d、202e上で応力制御膜は連続である。
【０２６６】
また、図34のB−C断面や、図35(b)に示すように、nチャネル型、pチャネル型電界効果トランジスタのゲート電極長手方向の浅溝素子分離上、例えば202c上にも応力制御膜209は形成され、ゲート電極長手方向のトランジスタ上、もしくは他の素子上の応力制御膜と連続となる。
【０２６７】
なお、本実施例に示した2NAND回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない。また、応力制御膜以外の構造や材料、製造方法については、本実施例以外であっても構わない。
【０２６８】
以下、本実施例の作用効果について説明する。第２実施例に述べたように、電界効果トランジスタのチャネル部分の応力は、応力制御膜9の領域の広さにより制御することができる。第２実施例の図14は、主として、チャネルに平行方向の応力をnチャネル型、pチャネル型電界効果トランジスタで適正化するものである。
【０２６９】
ところが、図2に示したように、nチャネル型、pチャネル型電界効果トランジスタのドレイン電流は、チャネルに平行方向の応力だけではなく、チャネルに直角方向の応力によっても大きく変化し、チャネルに直角方向の引張応力100MPaあたり、nチャネル型電界効果トランジスタは約2％増加、pチャネル型電界効果トランジスタは約7％減少する。
【０２７０】
実際のデバイス回路においては、膜は平面的に形成されるため、トランジスタのチャネル部分には、2軸の応力、すなわち、チャネルに平行方向と直角方向の応力が作用する。膜応力が引張応力である応力制御膜を、回路全面に一様に成膜した場合には、トランジスタのチャネル部分には平行方向、直角方向ともに、引張応力が作用する。
【０２７１】
nチャネル型電界効果トランジスタについては、チャネルに平行、直角方向ともに引張応力は、ドレイン電流を増加させることになるので、特性の向上が期待できる。
【０２７２】
ところが、pチャネル型電界効果トランジスタは、チャネルに平行方向の引張応力はドレイン電流を減少させるので、この引張応力を低減させる必要がある。しかし、チャネルに直角方向についてはドレイン電流を増加させることができるので、これを有効に活用したい。
【０２７３】
そこで、本実施例の半導体装置によれば、回路全面に被覆した応力制御膜のうち、pチャネル型電界効果トランジスタのチャネルに平行方向について、応力制御膜を除去することによって、pチャネル型電界効果トランジスタのチャネルに平行方向の引張応力を低減させることができる。それ以外の方向、nチャネル型電界効果トランジスタのチャネルに平行方向や、nチャネル型、pチャネル型電界効果トランジスタのチャネルに直角方向については、引張応力を作用させることができる。
【０２７４】
したがって、nチャネル型、pチャネル型電界効果トランジスタともに、チャネル面内の2軸方向の応力制御がなされるので、nチャネル型、pチャネル型ともにドレイン電流が増加できるという効果が得られる。
【０２７５】
ところで、応力制御膜の材料としては、第１実施例で窒化珪素を一つの例に挙げた。これにより、応力制御膜は、主として酸化シリコンからなる層間絶縁膜にコンタクトホールを開けるための、自己整合コンタクト用の膜としても用いることができる。
【０２７６】
本実施例の半導体装置は、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド領域上のみ応力制御膜を除去している。つまり、pチャネル型電界効果トランジスタのソース・ドレインにコンタクトプラグを接続する部分については、応力制御膜を形成してあるので、これを自己整合コンタクト用の膜として利用ができるという効果が得られる。
【０２７７】
また、本実施例に述べた応力制御膜の加工は、自己整合コンタクト孔の形成と同じ工程で行うことができるので、マスクは自己整合コンタクトと共有することができる。すなわち、応力制御膜209を、一様に成膜した後、自己整合コンタクト孔形成プロセスと同時に、応力制御膜加工プロセス（浅溝素子分離202cや202b上の応力制御膜の除去）を行うことができる。その後の加工は、従来の自己整合コンタクトを行うプロセスを続ければ良い。このように、本実施例によれば、従来のプロセスを、マスクレイアウトを変更するだけで、使用することができるので、製造コストに優れた半導体装置が得られるという効果が得られる。
【０２７８】
なお、pチャネル型電界効果トランジスタのチャネルに平行方向に与える引張応力はできるだけ小さい方が良い。したがって、pチャネル型電界効果トランジスタ側の応力制御膜はコンタクトホール形成領域、すならち、自己整合コンタクトとして利用する部分のみに形成されるのが望ましい。
【０２７９】
なお、応力制御膜のスリットの部分は、必ずしも完全に膜がない状態である必要はない。若干、薄い膜が形成されていても構わない。
【０２８０】
また、他の形態としては、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域（例えばフィールド領域）及び、前記第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタとの間に位置する領域（例えばフィールド領域）に、前記第一のｐチャネル型電界効果半導体の上に形成される前記応力制御膜の厚さより薄い前記応力制御膜が形成されるか、或いは前記応力制御膜を非設置にすることもできる。
【０２８１】
或いは、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣接する第二のｐチャネル型電界効果トランジスタとの間に位置する領域（例えばフィールド領域）及び、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタと前記第一のｎチャネル型電界効果トランジスタに隣接し前記第二のｐチャネル型電界効果トランジスタに対応する第二のｎチャネル型電界効果トランジスタとの間の領域（例えばフィールド領域）には、前記第一のｎチャネル型電界効果トランジスタ上に形成される前記応力緩和層より薄いの厚さの前記応力緩和層が形成されるか、或いは前記応力緩和層を非設置とすることも考えられる。
【０２８２】
前記第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタとの間に位置する領域（例えばフィールド領域）に、前記第一のｐチャネル型電界効果半導体の上に形成される前記応力制御膜の厚さより薄い前記応力制御膜が形成されるか、或いは前記応力制御膜を非設置にすることもできる。
【０２８３】
なお、その際に併せて、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタの配置の配置されたアクティブ領域の周囲に形成されるフィールド領域に位置する前記応力制御膜の厚さよりも薄いか、非設置になるようになっているようにしてもよい。
【０２８４】
次に、本発明の第１１実施例を図2と、図36から図38を用いて説明する。本実施例は、第２実施例において、応力制御膜9が圧縮応力の膜応力を持つ場合についての、チャネルに直角方向の応力も考慮した、実際のデバイス回路適用例である。図2はｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す図、図36、37は本発明の半導体装置の平面レイアウトの模式図（図36は図37の一部分（Xで示した枠内近傍）を拡大した模式図）、図38は、図36の平面レイアウトのＡからＤまでの断面構造を示した模式図である。
【０２８５】
本実施例と第１０実施例との違いは、応力制御膜209の膜応力が圧縮応力であるという点と、応力制御膜209の形成する領域が異なるという点である。
【０２８６】
すなわち、本実施例の半導体装置は、図36や図37の平面レイアウト模式図、また、図38の断面構造模式図に示すように、回路レイアウト全面を被覆する応力制御膜のうち，pチャネル型電界効果トランジスタのアクティブに隣接する、ドレイン電流に直角方向のフィールド領域（浅溝素子分離）上と、nチャネル型電界効果トランジスタのアクティブ領域を囲むフィールド領域上で、膜形成されていないことを特徴としている。（応力制御膜209は、pチャネル型電界効果トランジスタの繰り返し方向（チャネルに平行方向）には、隣り合う素子上まで連続して形成され、nチャネル型電界効果トランジスタ側は、応力制御膜の形成はアクティブ上のみであることを特徴としている。）
なお、応力制御膜以外のトランジスタや、配線ML、コンタクトプラグCONTの配置については第１０実施例に述べたものと同じである。
【０２８７】
以下、本実施例の作用効果について説明する。第１０実施例の場合とは逆に、応力制御膜が圧縮応力の場合には、チャネル部分にはチャネルに直角、平行方向に圧縮側の応力が発生する。第２実施例の図14で説明したようにチャネルに平行方向については、nチャネル型電界効果トランジスタ側は不連続に、pチャネル型電界効果トランジスタ側は連続に応力制御膜209を形成すれば良い。
【０２８８】
一方、チャネルに直角方向については、圧縮応力によって、nチャネル型、pチャネル型電界効果トランジスタともに、ドレイン電流は減少してしまう。
【０２８９】
ところで、第１０実施例で述べたように、応力制御膜209はコンタクトプラグCONT、207を作るための自己整合コンタクト用の膜としても利用することが出来る。
【０２９０】
そこで、本実施例の半導体装置は、pチャネル型電界効果トランジスタのチャネルに平行方向は、図38(a)のように、応力制御膜209は、浅溝素子分離上、例えば202f、202g上も形成し、隣接するトランジスタ上の応力制御膜と連続させることにより、よりチャネル部分に作用する応力制御膜の領域を広くとっている。一方、チャネルに直角方向は、図38(b)のように、応力制御膜209は、浅溝素子分離202h上には形成せず、チャネルに直角方向に作用する応力制御膜の領域を最小限にとどめている。したがって、pチャネル型電界効果トランジスタのチャネル部分には、チャネルに平行方向には圧縮方向の応力を作用させ、直角方向については、圧縮応力の作用を抑えることになるので、その結果、ドレイン電流が増加できるという効果が得られる。
【０２９１】
nチャネル型電界効果トランジスタについては、圧縮応力の応力制御膜はドレイン電流を減少させる方向に作用するので、応力制御膜209は形成しなくても良い。
【０２９２】
ただし、応力制御膜を自己整合コンタクト用の膜としても用いる場合には、本実施例のように、応力制御膜209をnチャネル型電界効果トランジスタ側にも形成する。この時、応力制御膜の形成領域は、コンタクトプラグCONT、207を作るのに必要な部分だけ形成すれば良く、図38(c)に示したように、浅溝素子分離上、例えば202i、202j上には形成しないのが望ましい。より好ましくは、1つのアクティブ上に形成された、2つのトランジスタN1、N2の、コンタクトプラグCONT、207が形成されない側の拡散層、例えば212a上の応力制御膜や、サイドウォール、例えば216a、216bに隣接する応力制御膜については、形成しない方が望ましい。以上により、nチャネル型電界効果トランジスタ側に形成した応力制御膜209は、ドレイン電流の減少を最低限に抑えつつ、自己整合コンタクト用の膜として用いることが出来るという効果が得られる。なお、nチャネル型電界効果トランジスタ側の応力制御膜の膜厚は第１実施例に述べたように、薄い方が望ましい。
【０２９３】
また、本実施例の半導体装置は、第１０実施例と同様に、応力制御膜の加工は、自己整合コンタクト孔の形成と同じ工程で行うことができるので、マスクは自己整合コンタクトと共有することができる。したがって、製造コストに優れた半導体装置が得られるという効果が得られる。
【０２９４】
なお、本実施例の半導体装置は、チャネルに直角方向の応力も制御する方法を、実際の2NAND回路を用いて説明した実施例の一つである。適用する回路については本実施例に限定されるものでは無い。
【０２９５】
次に、本発明の第１２実施例を図35(a)と、図39から図43を用いて説明する。本実施例は、第１０実施例の製造方法を、第１０実施例の代表的な断面構造である図35(a)を用いて説明したものである。第１１実施例についても同様な方法で製造することができる。
【０２９６】
本実施例の製造方法は以下の通りである。
（1）シリコン基板201上に電界効果トランジスタ230、シリサイド218、217等を形成し、応力制御膜209を上面全面に形成する。（図39）
（2）応力制御膜209の上面に、応力制御膜209を加工するマスク204を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ207形成のための加工の両方を兼ねるようにする。（図40）
（3）応力制御膜209をエッチングにより、加工する。（図41）
（4）層間絶縁膜203を形成し、コンタクトプラグ207の形成部分のみに孔を開ける。（図42）
（5）コンタクトプラグ207を形成する。（図43）
（6）上層の配線223、層間絶縁膜220等を形成する。（図35(a)）
本実施例によれば、応力制御膜209の応力制御の加工プロセスと、コンタクトプラグ形成のための自己整合コンタクトのプロセスが、同じマスクを用いて、同時に行うことができる。したがって、製造コストに優れた信頼性の高い半導体装置が得られるという効果が得られる。
【０２９７】
なお、本実施例に示した製造方法は、第１０実施例を製造する方法の一例に過ぎない。第１０実施例、および第１１実施例の製造方法は、本実施例以外であっても構わない。
【産業上の利用可能性】
【０２９８】
本発明は、電界効果型トランジスタを有する半導体装置に適用して有効である。
【符号の説明】
【０２９９】
１、２０１ シリコン基板
２、２０２、２０２a〜２０２j 浅溝素子分離
３、２０、２０３ 層間絶縁膜
４、２０４ マスク
５、ACT、ACT1、ACT2 アクティブ
６、２１、２２３、ML 配線
７、２０７、CONT コンタクトプラグ
８、２２ バリアメタル
９、１９、３９、２０９ 応力制御膜
１０、２１０、N１、N2 ｎチャネル型電界効果トランジスタ
１１、２１１、P-WELL ｐ型ウェル
１２、１３、２１２、２１３ ｎ型ソース・ドレイン
１４、３４、２１４、２３４ ゲート絶縁膜
１５、３５、２１５、２３５ ゲート電極
１６、３６、２１６、２３６、２１６a、２１６b サイドウォール
１７、１８、３７、２１７、２１８ シリサイド
３０、２３０、P1、P2 ｐチャネル型電界効果トランジスタ
３１、２３１ ｎ型ウェル
３２、３３、２３２、２３３ ｐ型ソース・ドレイン
３８、１８１、３８１ シリサイド
１５１、１５２ａ、１５２ｂ ゲート電極
１９１、１９２、１９３ 応力制御膜
３５１、３５２ ゲート電極
３９１、３９２、３９３ 応力制御膜
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ｎチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有する半導体装置に係る。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴いＬＳＩ等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化が図られている。特に、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタで構成される相補型電界効果トランジスタは、低消費電力であることから広く用いられているが、その高速化は、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。
【０００３】
しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００４】
そこで、シリコン結晶をひずませると電子の移動度（有効質量）が変化することを利用して、特開平１１―３４０３３７号公報（特許文献１）では、電界効果トランジスタを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて、移動度を高めて、トランジスタの高速化を図るという方法が開示されている。
【０００５】
また、特開平６−２３２１７０号公報（特許文献２）においては、電界効果トランジスタのゲート電極の応力制御によって、ドレイン電流の立ち上がり遅延を制御するという方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１―３４０３３７号公報
【特許文献２】特開平６−２３２１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年の半導体装置においては、電界効果トランジスタの動作速度の高速化が進められており、その為の手段の一つとして、シリコンより格子定数の大きなシリコンゲルマニウム材料をチャネル部分のシリコンの下地に用いて、シリコンにひずみを与え移動度を高める、といった方法が検討されている。
【０００８】
しかしながら、特開平１１−３４０３３７号公報のように、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きく、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、ＬＳＩ等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加実用化は容易ではない。
【０００９】
また、相補型電界効果トランジスタは、電子をキャリアとするｎチャネル型電界効果トランジスタと、正孔をキャリアとするｐチャネル型電界効果トランジスタにより構成されるが、半導体装置の高速化の為には、ｎチャネル型、およびｐチャネル型各々の高速化を図ることが好ましい。
【００１０】
また、特開平６−２３２１７０号公報においては、その対象となるトランジスタは、化合物半導体で作られるトランジスタであり、現在、LSIやDRAM等に、主として用いられているシリコン基板上に作られるトランジスタは考慮されておらず、また、その電界効果トランジスタは、nチャネル型のみで、応力の制御方向も一軸のみしか考慮されていないなど不十分なものであった。
【００１１】
上述したように、ＬＳＩ等の半導体装置においては、トランジスタの高速化が必須となっているが、リソグラフィ技術も限界に近づきつつあり、微細化以外の方法による、ドレイン電流の向上も検討されているが、結晶欠陥や、製造装置の新規導入によるコストの問題などがあった。
【００１２】
本発明の目的は、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効果的に実現することである。
【課題を解決するための手段】
【００１３】
本願発明者らは、電界効果トランジスタのドレイン電流の応力依存性を測定し、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとでは、その応力依存性が異なることを明らかにした。
【００１４】
なお、本明細書においては、窒化珪素はＳｉＮ、酸化シリコンはＳｉＯ２として示す。
【００１５】
図２は、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【００１６】
図２に示す結果は、Ｓｉ（００１）面上に、ドレイン電流が〈１１０〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。なお、評価した電界効果トランジスタのゲート長は０．２μｍである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。
【００１７】
図２において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４％／１００ＭＰａ、チャネルに直角な応力では約２％／１００ＭＰａ）。
【００１８】
一方、ｐチャネル型電界効果トランジスタの場合には、チャネルに直角な方に対してはドレイン電流は増加するが（約４％／１００ＭＰａ）、チャネルに平行な方向に対しては、ドレイン電流は減少する（約７％／１００ＭＰａ）ことを明らかにした。
【００１９】
また、この結果から、チャネル面内の二軸応力の場合には、ｎチャネル型電界効果トランジスタでは、絶対値によらず引張応力に対してドレイン電流は増加し、逆にｐチャネル型電界効果トランジスタでは、絶対値の同じ二軸応力が作用した場合に、圧縮応力に対して増加すると考えられる。
【００２０】
弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加したのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。
【００２１】
つまり、本願発明者らは、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性が、チャネルを構成するシリコンの結晶格子に生じるひずみの方向、及び絶対値に依存することを明らかにした。なお、シリコン結晶に生じるひずみはＴＥＭや、電子線回折や、ラマン分光法などによって測定することも可能である。
【００２２】
ところで、トランジスタのような多層膜の積層構造では、材料間の線膨張係数の違いによる熱応力や、格子定数の違いや結晶化時の膜収縮などによる真性応力が発生し、構造内部には残留応力が発生する。一般に、年々、微細化が進む電界効果トランジスタは、そのゲート長で世代が表現される。
【００２３】
本願発明者らは、電界効果トランジスタ構造の応力解析を行い、ゲートの加工寸法の縮小が進むと、構造の微細化や新規材料の利用などによって、構造内部に発生する応力が大きくなることを明らかにした。特に、ゲート長０．１μｍ世代の電界効果トランジスタでは、浅溝素子分離（STI：Shallow Trench Isolation）による酸化起因応力、シリサイドの反応誘起応力、多結晶シリコンの結晶化応力などが応力の発生源となる。
【００２４】
図２４はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフである。図２４において、ゲート長が比較的大きな２μｍ世代のトランジスタではゲート下のチャネル部分に発生する応力は低いが、ゲート長が０．２５μｍ以下の世代のトランジスタになると、急激に応力は高くなり、０．１μｍ世代では２μｍ世代の約３倍に達する。電界効果トランジスタに発生する応力のトランジスタ特性への影響については研究がなされている。例えば、電界効果トランジスタの特性の一つである相互コンダクタンス（Ｇｍ）の応力依存性についての研究がなされている（Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-90
0、 1991）。
【００２５】
しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは問題になっていなかった。これは、０．２５μｍ以前、つまり、０．２５μｍ以上の電界効果トランジスタでは、図２４に示すように、トランジスタ構造に発生する応力が小さかった為と考えられる。
【００２６】
さらに、トランジスタそのものの応力に対する感受性も低かったことも考えられる。
【００２７】
図２５は、上述の文献（Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-900、1991）の相互コンダクタンスＧｍの応力依存性の実験結果（ゲート長：２μｍ）と、本願発明者らのＧｍの応力依存性の実験結果（ゲート長：０．２μｍ）を比較して示すグラフである。
【００２８】
なお、図２５における比較は、ｎチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が２μｍの世代のトランジスタに対して、ゲート長０．２μｍ世代のトランジスタは、応力に対するＧｍの依存性が約４倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
【００２９】
また、応力解析によれば、電界効果トランジスタのＳｉ基板のチャネル部分に形成される基板深さ方向の応力分布は、ゲート電極近傍に応力集中場が形成される。ゲート長の小さな０．１μｍ世代のトランジスタの拡散層の形成領域は、従来のゲート長の大きなトランジスタに比べて、基板表面に近い浅い領域に形成される。その結果、０．１μｍ世代のトランジスタでは、素子動作領域が応力の影響を受け易くなっているとも考えられる。
【００３０】
そこで、本願発明者らは、電界効果トランジスタ構造について有限要素法による応力解析を行い、電界効果トランジスタを構成する材料、およびその周辺の材料が、ドレイン電流が流れるチャネル部分の応力に与える影響について、感度解析を行った。
【００３１】
その結果、本願発明者らは、ゲート電極を上面から内包する膜と、シリサイド膜、ゲート電極、及びサイドウォールが、それぞれ、チャネル部分の応力に影響が大きいことを明らかにした。
【００３２】
本発明により、例えば、チャネル部分の応力を引張応力側にするには、ゲート電極を覆うＳｉＮ膜真性応力の増大、また、その膜厚の増加、あるいは、シリサイド膜厚の増加、あるいは、ゲート電極膜真性応力の増大、あるいはＳＴＩの酸化起因応力の低下によって、達成することができることを明らかにした（図３−図７）。
【００３３】
ところで、ＳｉＮの膜応力は、その膜のエッチングレートと、後述する図８に示すような関係が有り、エッチングレートの大きな膜の場合には、応力が高いということをも本願発明者らは明らかにした。
【００３４】
上記事項に鑑み、次のような状態を構成することが好ましい。
【００３５】
基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は、上記ｐチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力より、引張応力側に大である。
【００３６】
または、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は引張応力であり、上記ｐチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は圧縮応力である。
【００３７】
これにより、nチャネル型、pチャネル型、共にドレイン電流特性を向上できるので全体としての性能に優れた半導体装置を実現することができる。
【００３８】
また、本発明の半導体装置は、欠陥等を抑制した信頼性の高い半導体装置を実現することができる。
【００３９】
または、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置において、上記各トランジスタは、ゲート電極を内包し、ソース・ドレインの領域に隣接する位置まで伸びた絶縁膜を備え、上記ｎチャンネル型電界効果トランジスタの上記絶縁膜は、上記ｐチャネル型電界効果トランジスタの上記絶縁膜よりも大きい引張応力を有する。
【００４０】
上記隣接する位置とは、例えば、上記絶縁膜が前記ソース・ドレイン領域の上部にかかっている状態をいう。ソース・ドレイン領域にシリサイド領域が形成されている場合は、その領域にかかるように形成させることができる。
【００４１】
上記の何れかの形態をとる為に具体的には、以下の構成をとることが好ましい。
【００４２】
（１）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置において、上記各トランジスタは、ゲート電極を内包し、ソース・ドレインの領域に隣接する位置まで伸びた絶縁膜を備え、上記絶縁膜は窒化珪素を主成分とし、上記ｎチャネル型電界効果トランジスタの上記絶縁膜の膜厚と上記ｐチャネル型電界効果トランジスタの上記絶縁膜の膜厚とは、相違することを特徴とする。
【００４３】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
【００４４】
なお、例えば、上記絶縁膜は、上記ｐチャネル型電界効果トランジスタの上記絶縁膜よりも大きい引張応力を有する。例えば、上記ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜をｐチャネル型電界効果トランジスタの絶縁膜より厚くする。また、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜をｐチャネル型電界効果トランジスタの前記絶縁膜より薄くする。絶縁膜厚さは、例えば半導体装置における平均膜厚を基に比較してもよい。
【００４５】
または、前記半導体装置において、上記絶縁膜は窒化珪素を主成分とし、上記ｐチャネル型電界効果トランジスタの上記絶縁膜は、シリコン（Ｓｉ）、窒素（N）、酸素（Ｏ）、アルゴン（Ａｒ）、ヘリウム（Ｈe）、ゲルマニウム（Ｇe）の内、少なくとも一つを、上記ｎチャネル型電界効果トランジスタの上記絶縁膜より、多く含有している。
【００４６】
（２）また、好ましくは、上記（１）において、上記絶縁膜は窒化珪素を主成分とし、こ絶縁膜のソース・ドレイン領域に隣接して延びる部分の面積は、上記ｎチャネル型電界効果トランジスタの上記絶縁膜と上記pチャネル型電界効果トランジスタの上記絶縁膜とで相違する。
【００４７】
上記面積に代えて、ソースドレイン領域にかかる長さを比較してもよい。
【００４８】
具体的には、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜の面積を前記pチャネル型電界効果トランジスタの絶縁膜の面積より大きくする。
【００４９】
また、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜の面積をｐャネル型電界効果トランジスタの絶縁膜の面積より小さくする。上記面積は、例えば半導体装置における平均面積を基に比較してもよい。
【００５０】
なお、上記面積に代えて、絶縁膜のソースからドレインを横切る方向の長さを比較してもよい。具体的には、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜の長さをｐチャネル型電界効果トランジスタの絶縁膜の長さより長くする。
【００５１】
また、例えば、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、ｎチャネル型電界効果トランジスタの絶縁膜の長さをｐチャネル型電界効果トランジスタの絶縁膜の長さより小さくする。
【００５２】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
【００５３】
（３）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのそれぞれには、ソース或いはドレイン領域にシリサイド領域が形成され、上記ｎチャネル型電界効果トランジスタのシリサイド領域の膜厚は、上記ｐチャネル型電界効果トランジスタのシリサイド領域の膜厚より厚い。
【００５４】
上記膜厚は半導体装置における平均膜厚さをもとに比較してもよい。
【００５５】
これにより、前記の全体としての向上効果に加えて、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
【００５６】
（４）好ましくは、上記（３）において、上記シリサイド領域の主成分は、コバルトシリサイド（ＣｏＳｉ２）もしくは、チタンシリサイド（ＴｉＳｉ2）、もしくはニッケルシリサイドである。
【００５７】
（５）なお、他の形態としては、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのゲート電極は、上記ｐチャネル型電界効果トランジスタのゲート電極より、大きい圧縮膜応力を有するようにする。
【００５８】
（６）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタの上記ゲート電極に含まれる不純物は、上記シリコン基板の主平面の垂直方向に濃度勾配を持ち、上記ｐチャネル型電界効果トランジスタの上記ゲート電極に含まれる不純物は上記シリコン基板の主平面の垂直方向には測定限界内において濃度勾配を持たないか、或いはｎチャネル型電界効果トランジスタの上記ゲート電極における濃度勾配より少ない勾配を有する。
【００５９】
例えば、ｎチャンネル型電界効果トランジスタのゲート電極の不純物濃度は、シリコン基板の主平面の垂直方向に濃度勾配を持ち、ｐチャネル型電界効果トランジスタのゲート電極の不純物濃度分布はシリコン基板の主平面の垂直方向に均一である。
【００６０】
（７）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置において、上記ｎチャネル型電界効果トランジスタの上記ゲート電極の平均結晶粒径は、上記ｐチャネル型電界効果トランジスタの上記ゲート電極の平均結晶粒径より小さい。
【００６１】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、チャネル部の直上に位置するゲート電極を結晶粒径を調整することにより応力をコントロールするので、チャネル部に効果的に応力を課すことができる。
【００６２】
（８）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタと、隣接するトランジスタ素子を電気的に分離する素子分離手段とを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部分と上記素子分離手段との距離は、上記ｐチャネル型電界効果トランジスタのチャネル部分と上記素子分離手段との距離より大きい。
【００６３】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、マスクパターンを調整すれば良いので容易に効果的に上記効果を達成できる。
【００６４】
（９）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトが、上記ｐチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトより小さい。
【００６５】
例えば、ｎチャネル型電界効果トランジスタのチャネル部をＴＥＭで観察した際の結晶格子間隔は、ｐチャネル型電界効果トランジスタのチャネル部をＴＥＭで観察した際の結晶格子間隔より広くなっている。
【００６６】
上記の各試料は、ソース・ドレインを横切るような方向に沿って形成した試料を用いることが好ましい。
【００６７】
（１０）好ましくは、上記（１）において、上記絶縁膜は窒化珪素を主成分とし、上記ｎチャネル型電界効果トランジスタの上記絶縁膜のエッチングレートと、上記ｐチャネル型電界効果トランジスタの上記絶縁膜のエッチングレートとは異なる。
【００６８】
例えば、上記ｎチャンネル型電界効果トランジスタ側の上記絶縁膜のエッチングレートは、上記ｐチャンネル型電界効果トランジスタの絶縁膜のエッチングレートより小さい。
【００６９】
（１１）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置の製造方法において、上記基板上に素子分離構造を形成する工程と、上記素子分離構造により分離された領域にｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極を形成する工程と、上記ゲート電極の上にゲート電極を覆う絶縁層を形成する工程と、上記ｎチャネル型電界効果トランジスタのチャネル部に、上記ｐチャネル型電界効果トランジスタのチャネル部より、ソースとドレインを連絡する方向に引張応力を残留させる工程とを備える。
【００７０】
また、他の形態としては、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型界効果トランジスタとを有する半導体装置の製造方法において、上記基板上に素子分離構造を形成する工程と、上記素子分離構造により分離された領域にｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極を形成する工程と、上記ゲート電極の上にゲート電極を覆う絶縁層を、上記ｎチャンネル型電界効果トランジスタの絶縁層に、シリコン、窒素、酸素、アルゴン、ヘリウム、ゲルマニウムのうちの少なくとも一つを、上記ｎチャネル型電界効果トランジスタの絶縁層より多く含ませる工程とを備える。
【００７１】
他にも、エッチングによって一方の前記絶縁膜の厚さを薄く／厚くしてもよい。また、ゲート電極を形成した後に不純物をｎチャネル型電界効果トランジスタのゲート電極に導入するようにしてもよい。ｎチャネル型電界効果トランジスタの電極の粒径をｐチャネル型電界効果型トランジスタの電極の粒径より小さくする工程を有してもよい。
【００７２】
例えば、詳細には、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成される場合に、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に、前記第一或いは第二のｐチャネル型電界効果トランジスタ上に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置になるようエッチングする。
【００７３】
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成される場合、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタと前記第二のｐチャネル型電界効果トランジスタに対応する第二のｎチャネル型電界効果トランジスタとの間に位置する領域には、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置になるようエッチングする。
【００７４】
または、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜質は、上記ｐチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜質と異なる。
【００７５】
または、基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜応力は、上記ｐチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜応力より、引張応力側に大である。
【００７６】
好ましくは、上記において、上記絶縁膜は窒化珪素を主成分とする。
【００７７】
（１２）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記各トランジスタのゲート電極を内包し、ソース・ドレイン領域に隣接する領域まで伸びた絶縁膜の膜応力が引張応力の場合には、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が、ｎチャネル型電界効果トランジスタよりｐチャネル型電界効果トランジスタの方が小さく、上記各トランジスタのゲート電極を内包し、ソース・ドレイン領域に隣接する領域まで伸びた絶縁膜の膜応力が圧縮応力の場合には、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が、ｎチャネル型電界効果トランジスタよりｐチャネル型電界効果トランジスタの方が大きい。
【００７８】
これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成によっても、電気特性への影響を与えないので効果的に上記効果を達成できる。
【００７９】
（１３）好ましくは、上記（１２）において、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が大である絶縁膜の材質は窒化珪素を主成分とし、ヤング率が小さい絶縁膜の材質は酸化シリコンを主成分とする。
【００８０】
（１４）基板上に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に、前記第一或いは第二のｐチャネル型電界効果トランジスタ上に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にする。
【００８１】
なお、前記半導体装置前記ｎチャネル型電界効果トランジスタが隣合って配置されるｎチャネル電界効果トランジスタ領域と、前記ｐチャネル型電界効果トランジスタが隣合って配置されるｐチャネル電界効果トランジスタ領域と、形成していることが好ましい。
【００８２】
また、言い換えれば、前記ｎチャネル型電界効果トランジスタのゲート電極と前記ｐチャネル型電界効果トランジスタゲート電極の上部には引張応力を有する第一の絶縁膜（例えば前記応力制御膜）が形成され、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に、前記第一の絶縁膜の厚さより薄い前記第一の絶縁膜が形成されるか、或いは前記第一の絶縁膜を非設置にする。そして、前記第一の絶縁膜の上に成分の異なる第二の絶縁膜（例えば、層間絶縁膜）を形成することができる。
【００８３】
なお、他に、半導体主表面に埋め込まれた絶縁層を有するフィールド領域と，各々上記フィールド領域により囲まれた第1から第4のアクティブ領域と，該第1、第2のアクティブ領域に形成された，第1，第2のpチャネル型電界効果トランジスタと，該第3、第4のアクティブ領域に形成された，第3，第4のnチャネル型電界効果トランジスタと、上記第1から第4のトランジスタにおいて，ゲート電極を内包し、ソース・ドレインの領域に隣接する位置に伸びた，膜応力が引張応力である絶縁膜とを具備してなり、上記第1、第2のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記第3、第4のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記絶縁膜は第1から第4のトランジスタを内包し、上記第1、第2のアクティブに挟まれたフィールド領域において、スリットが設けられている。
【００８４】
（１５）基板上に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタと前記第二のｐチャネル型電界効果トランジスタに対応する前記第二のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
【００８５】
なお、前記絶縁膜とは、例えば応力制御膜が相当する。また、前記応力制御膜の上には層間絶縁膜が形成されるようにすることができる。
【００８６】
または、基板上に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
【００８７】
なお、前記何れかの形態において、前記第一のｐチャネル型電界効果トランジスタが配置されるアクティブ領域とそれに対応する第一のｎチャネル型電界効果トランジスタが配置されるアクティブ領域との間にも、前記応力制御膜が形成されるようにすることができる。また、前記ｎチャネル型電界効果トランジスタの上部には前記応力制御膜を配置することができる。
【００８８】
または、第一のｐチャネル型電界効果トランジスタと第二のｐチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のｎチャネル型電界効果トランジスタ上部に配置される前記絶縁膜（例えば前記応力制御膜）の厚さより薄い前記応力制御膜が形成される。
【００８９】
または、第一のｐチャネル型電界効果トランジスタのゲート電極の長手方向と交わる（例えば直交）方向の領域には、前記第一のｎチャネル型電界効果トランジスタ上部に形成される前記絶縁膜（例えば前記応力制御膜）より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。或いは更に、前記第一のｐチャネル型電界効果トランジスタの前記ゲート電極の長手方向と交わる（例えば直交）方向の領域であって前記第一のｐチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域には、前記第一のｎチャネル型電界効果トランジスタのゲート電極の長手方向と交わる（例えば直交）方向の領域であって前記第一のｎチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域に形成される絶縁膜より、薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
【００９０】
または、他の形態としては、第一のｐチャネル型電界効果トランジスタのゲート電極の長手方向と交わる（例えば直交）方向の領域には、前記第一のｐチャネル型電界効果トランジスタ上部に形成される前記絶縁膜（例えば前記応力制御膜）より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。
【００９１】
（１６）基板上に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成され、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタと前記第二のｐチャネル型電界効果トランジスタに対応する第二のｎチャネル型電界効果トランジスタとの間に位置する領域には、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にする。
【００９２】
または、前記第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタとの間に位置する領域には、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にすることができる。
【００９３】
または、半導体主表面に埋め込まれた絶縁層を有するフィールド領域と，各々上記フィールド領域により囲まれた第1から第3のアクティブ領域と，該第1、第2のアクティブ領域に形成された，第1，第2のpチャネル型電界効果トランジスタと，該第3のアクティブ領域に形成された，第3のnチャネル型電界効果トランジスタと、上記第1から第3のトランジスタにおいて，ゲート電極を内包し、ソース・ドレインの領域に隣接する位置に伸びた，膜応力が圧縮応力である絶縁膜とを具備してなり、上記第1、第2のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記絶縁膜は記第1から第3のトランジスタを内包し、上記第1、第2のアクティブに隣接するフィールド領域上の、上記第1、第2のトランジスタのドレイン電流が主として流れる方向に直角方向と、上記第3のアクティブに隣接するフィールド領域の周囲に、スリットが設けられているようにする。
【００９４】
または、第一のｎチャネル型電界効果トランジスタと第二のｎチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のｐチャネル型電界効果トランジスタ上部に配置される前記絶縁膜（例えば前記応力制御膜）の厚さより薄い前記応力制御膜が形成される。
【００９５】
または、第一のｐチャネル型電界効果トランジスタのゲート電極の長手方向の領域に位置する領域には、前記第一のｎチャネル型電界効果トランジスタ上部に形成される前記絶縁膜（例えば前記応力制御膜）より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。或いは更に、前記第一のｎチャネル型電界効果トランジスタのゲート電極の長手方向と交わる（例えば直交）方向の領域であって前記第一のｎチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域には、前記第一のｐチャネル型電界効果トランジスタの前記ゲート電極の長手方向と交わる（例えば直交）方向の領域であって前記第一のｐチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
【００９６】
（１７）上記の半導体装置において、上記絶縁膜は窒化珪素を主成分とすることを特徴とする。
【００９７】
なお、公知例を調査したところチャネル部に応力を課すために、以下の関連技術が抽出されたが、何れも本願発明の構成及び作用効果を奏するものは見出せなかった。
【００９８】
例えば、特開昭６０−５２０５２号公報には、チャネル部の下地の層をｐチャネル部の下にスピネル層、ｎチャネル部の下にＳｉＯ２層を配置に作り分けること、特開平７−３２１２２号公報、特開平１０−９２９４７号公報、特開２０００−２４３８５４号公報、特開２０００−１６０５９９号公報には、ｐチャネルを下地にＳｉ層を配置したＳｉＧｅ層とし、ｎチャネルを下地にＳｉＧｅ層を配置したＳｉ層とするように，作り分けることが開示されているが、下地領域（チャネル部の電流が流れる領域より下の領域（例えば，ゲート絶縁膜との界面から約５ｎｍ以上，ゲート絶縁膜とは反対方向に離れた領域））に層を挿入するので、その端部に欠陥が生じると電気特性に影響を及ぼす恐れがある。また、特開２０００―３６５６７号公報、特開２０００−３６６０５号公報に、特開２００１−２４４６８号公報には、ＰＭＯＳ部のトランジスタに隣接する素子分離部をＬＯＣＯＳの酸化量をコントロールして圧力を加えることが、開示されているがＬＯＣＯＳによるため高集積化に効果的に対応することが困難であり、作り分けるのが工程の大幅アップになる恐れがある。
【発明の効果】
【００９９】
本発明によれば、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を効果的に実現することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１実施例である半導体装置の断面を示す模式図である。
【図２】ｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【図３】ゲート電極を上面より内包するＳｉＮ膜の真性応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図４】ゲート電極を上面より内包するＳｉＮ膜の膜厚が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図５】シリサイドの膜厚が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図６】ゲート電極の真性応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図７】ＳＴＩの酸化起因応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図８】ＳｉＮ膜応力のエッチングレート依存性の実験結果を示すグラフである。
【図９】本発明の第１実施例である半導体装置の断面を示す模式図である。
【図１０】本発明のその他の第１実施例である半導体装置の断面を示す模式図である。
【図１１】本発明のその他の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１２】本発明のその他の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１３】本発明のその他の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１４】本発明の第２実施例である半導体装置の断面を示す模式図である。
【図１５】本発明の第２実施例である半導体装置の平面模式図である。
【図１６】本発明の第３実施例である半導体装置の断面を示す模式図である。
【図１７】本発明の第４実施例である半導体装置の断面を示す模式図である。
【図１８】本発明の第５実施例である半導体装置の断面を示す模式図である。
【図１９】本発明の第５実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図２０】本発明の第５実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図２１】本発明の第５実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図２２】本発明の第６実施例である半導体装置の断面を示す模式図である。
【図２３】本発明の第６実施例である半導体装置の平面模式図である。
【図２４】ゲート長各世代のチャネル部分の応力を解析した結果を示すグラフである。
【図２５】電界効果トランジスタの世代による相互コンダクタンス（Ｇｍ）の応力に対する依存性の違いを示した実験結果を示すグラフである。
【図２６】本発明の第７実施例である半導体装置の断面を示す模式図である。
【図２７】サイドウォールの膜応力がチャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図２８】本発明の第８実施例である半導体装置の断面を示す模式図である。
【図２９】サイドウォールの材料が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図３０】本発明の第９実施例である半導体装置の断面を示す模式図である。
【図３１】本発明の第１実施例である半導体装置においてコンタクトプラグや配線等を形成した一例の断面を示す模式図である。
【図３２】本発明の第１０実施例である半導体装置の電気回路図である。
【図３３】本発明の第１０実施例である半導体装置の平面模式図（図３４の部分拡大図）である。
【図３４】本発明の第１０実施例である半導体装置の平面模式図である。
【図３５】本発明の第１０実施例である半導体装置の断面を示す模式図である。
【図３６】本発明の第１１実施例である半導体装置の平面模式図（図３７の部分拡大図）である。
【図３７】本発明の第１１実施例である半導体装置の平面模式図である。
【図３８】本発明の第１１実施例である半導体装置の断面を示す模式図である。
【図３９】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【図４０】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【図４１】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【図４２】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【図４３】本発明の第１０実施例である半導体装置の製造工程の一部を示した断面模式図である。
【発明を実施するための形態】
【０１０１】
以下、本発明の第１実施例を図１から図３、図８および図３１を用いて説明する。
【０１０２】
図１は本発明の第１実施例の半導体装置の断面模式図、図２はｎチャネル、及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性を示す図、図３はゲート電極を上面より内包するＳｉＮ膜の真性応力が、チャネル部分応力（ドレイン電流に平行でチャネル面内の応力）に与える影響を応力解析した結果を示す図、図８はＳｉＮ膜応力のエッチングレート依存性を示す図、図３１は図１に示した半導体装置に配線等を形成した一例を示す図である。
【０１０３】
本発明の第１の実施例の半導体装置は、図１に示すように、シリコン基板１の主面に形成されたｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０と、これらトランジスタ１０、３０の上面に形成された応力制御絶縁膜１９、３９で構成される。
【０１０４】
ｎチャネル型電界効果トランジスタは、ｐ型ウェル１１に形成されたｎ型ソース・ドレイン（１２、１３）と、ゲート絶縁膜１４と、ゲート電極１５とを備え、ゲート電極１５の上面、およびソース・ドレイン（１２、１３）の上面には、シリサイド１７、１８が形成される。なお、ｎ型ソース・ドレインとは、ゲート電極１４を挟んで対向する１２、１３で示された、ソース領域、もしくはドレイン領域のことである。ソースとドレインの違いは、電流がどちらからどちらへ流すかという違いであり、基本的な構造上の違いはないので、本明細書では、ソース・ドレイン（１２、１３）として、表記する。次に説明するｐチャネル型電界効果トランジスタ、および、それ以降についても同様である。
【０１０５】
また、ｐチャネル型電界効果トランジスタは、ｎ型ウェル３１に形成されたｐ型ソース・ドレイン（３２、３３）と、ゲート絶縁膜３４と、ゲート電極３５とを備え、ゲート電極３５の上面、およびソース・ドレイン（３２、３３）の上面には、シリサイド３７、３８が形成される。これらのトランジスタは、シリコン酸化膜（ＳｉＯ２）や、窒化珪素（ＳｉＮ）からなる、浅溝素子分離２によって、他のトランジスタと互いに絶縁される。
【０１０６】
ゲート酸化膜１４、３４は、例えば、シリコン酸化膜（ＳｉＯ2）、窒化珪素膜（ＳｉＮ）、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、五酸化タンタル（Ｔａ2Ｏ５）などの誘電体膜、あるいはこれらの積層構造からなる。また、ゲート電極１５、３５は、例えば、多結晶シリコン膜、あるいはタングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属膜、あるいはこれらの積層構造からなる。
【０１０７】
上記ゲート絶縁膜１４、３４とゲート電極１５、３５、シリサイド１７、１８、３７、３８の側壁には、窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ2）からなるサイドウォール１６、３６が形成される。
【０１０８】
ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタの上面には、応力制御膜１９、３９が形成され、さらに、この応力制御膜１９、３９の上面には、例えば、ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜や、ＳＯＧ（Spin On Glass）膜、あるいはＴＥＯＳ(Tetra-Ethyl-Ortho-Silicate)膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜なる層間絶縁膜３で覆われている。
【０１０９】
シリコン基板１上に形成されたｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタは、所望の回路が構成されるように、図３１に示すように、コンタクトプラグや配線等によって電気的に接続される。なお、本発明の第１実施例はｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９、３９を用いる例である。その他の部分については本発明の第１実施例以外の構造や材料であっても構わない。
【０１１０】
また、図１の例については、コンタクトプラグや配線等は省略してあり、図３１の例を除き、他の実施例についても同様にコンタクトプラグや配線等は省略してある。
【０１１１】
応力制御膜１９と応力制御膜３９とは、主として窒化珪素（ＳｉＮ）からなり、化学気相成長法、あるいはスパッタ法によって形成される。応力制御膜１９の膜応力は、応力制御膜３９の膜応力よりも引張側の応力である。
【０１１２】
ＬＳＩ等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上（ドレイン電流の増加）が年々進められている。本願発明者らは、ドレイン電流が応力によって変化することを明らかにし、ｐチャネル型電界効果トンジスタと、ｎチャネル型電界効果トランジスタを有する相補型電界効果トランジスタにおいて、ｎチャネル型、ｐチャネル型双方のトランジスタのドレイン電流を効果的に向上させる方法を見出した。
【０１１３】
図２は、電界効果トランジスタのドレイン電流の応力依存性を示すグラフである。図２より、ｎチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加し、ｐチャネル型電界効果トランジスタでは、逆に、圧縮応力によってドレイン電流が増加することが明らかとなっている。
【０１１４】
一方、図３はゲート電極上面を覆うＳｉＮの膜応力が、ドレイン電流が流れる部分（チャネル）の応力（ドレイン電流に平行方向でチャネル面内の応力）に与える影響を有限要素法により応力解析した結果を示すグラフである。図３に示すように、ゲート電極を覆う膜の膜応力が引張側に強くなると、チャネル部分の応力も引張側に強くなることを明らかとなっている。
【０１１５】
これは、ゲート電極を内包する膜がソース・ドレイン領域の上面にまで拡張して形成されており、この部分の膜の引張応力（膜の収縮）がチャネル部分の応力を引張側にシフトさせるためには発生する現象であると考えられる。
【０１１６】
したがって、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置においては、ｎチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が引張応力側の膜を用い、ｐチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が、ｎチャネル型の膜より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型の両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【０１１７】
なお、本願発明者らは、窒化珪素（ＳｉＮ）膜のエッチングレートに応力依存性が有ることも明らかにした。
【０１１８】
図８は、窒化珪素（ＳｉＮ）膜のエッチングレートの応力依存性の実験結果の一例を示すグラフである。この図８に示す結果から、膜応力が違うと、エッチングレートに差が生じることが分かる。
【０１１９】
本発明の第１実施例の半導体装置は、図1に示すように、ｎチャネル型電界効果トランジスタ１０の上面には、ゲート電極１５の少なくとも一部を内包し、シリサイド１８が形成されているソース・ドレイン領域１２、１３に接する応力制御膜１９が形成され、ｐチャネル型電界効果トランジスタ３０のゲート電極３５の少なくとも一部を内包し、シリサイド３８の形成されているソース・ドレイン領域３２、３３に接する応力制御膜３９が形成されており、応力制御膜１９の膜応力は、応力制御膜３９の膜応力より引張側の応力、より好ましくは、応力制御膜１９は引張応力、応力制御膜３９は圧縮応力である。
【０１２０】
その結果、チャネル部分のドレイン電流に平行方向のチャネル面内の応力は、ｎチャネル型では、強い引張応力が得られ、逆に、ｐチャネル型では、ｎチャネル型より圧縮側の応力が得られるため、ｎチャネル型、ｐチャネル型の両方のドレイン電流の向上できるという効果が得られる。
【０１２１】
また、応力制御膜１９と応力制御膜３９とは窒化珪素（ＳｉＮ）からなるため、層間絶縁膜３の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜３にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。
【０１２２】
コンタクトホール形成後のコンタクトプラグ７と配線２１等は、例えば、図３１に示すようになる。配線層は複数層形成される。コンタクトプラグ７と配線２１は、例えばタングステン、アルミニウム、銅、チタン、窒化チタンなど、あるいはこれらの積層構造からなる。また、コンタクトプラグ７や配線２１は図３１に示すように、例えば窒化チタンやチタンなど積層膜からなるバリアメタル８、２２とともに構成されていてもよい。
【０１２３】
また、応力制御膜１９と応力制御膜３９は、同じ成膜装置を用いて、成膜条件を変えることによっても得られるので、新規に装置を導入しなくとも対応できるという効果が得られる。
【０１２４】
なお、本発明の第１実施例の半導体装置は、ｎチャネル型電界効果トランジスタのチャネル部分のドレイン電流に平行方向のチャネル面内の応力は、ｐチャネル型電界効果トランジスタのチャネル部分の応力よりも引張応力側であり、より好ましくはｎチャネル型のチャネル部の応力は引張応力、ｐチャネル型のチャネル部の応力は圧縮応力にする一手段を述べたものであり、応力制御膜１９、３９に用いる膜は、応力制御膜１９の膜応力が、応力制御膜３９の膜応力より引張側の応力、より好ましくは、応力制御膜１９が引張応力、応力制御膜３９が圧縮応力であれば、必ずしもＳｉＮである必要はない。
【０１２５】
これらに対して、前記状態を構成する詳細な内容について以下に図９及び図４を用いて説明する。
【０１２６】
図９は本発明の第１実施例である半導体装置の断面構造の模式図、図４は、電界効果トランジスタのチャネル部分の応力の、ゲート電極を覆うＳｉＮ膜厚依存性の解析結果を示すグラフである。
【０１２７】
この第１実施例と前述の第１実施例状態とは、応力制御膜１９２、３９２の膜厚が、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタの部分で互いに異なるように構成することで前述の状態を作り出すことであり、応力制御膜が引張応力の場合には、図９に示すように、ｎチャンネル型の応力制御膜１９２に比較して、ｐチャネル型の応力制御膜３９２を薄くする。
【０１２８】
一方、応力制御膜が圧縮応力の場合には、逆に、ｎチャネル型の方の応力制御膜１９２を応力制御膜３９２に比較して薄く（図は省略）することが好ましい。これらの応力制御膜１９２、３９２は、ｎチャネル型、及びｐチャネル型電界効果トランジスタの上面全面に、化学気相成長法やスパッタ法などにより、窒化珪素（ＳｉＮ）膜を成膜した後、所望の膜厚までエッチバックする等によって得られる。
【０１２９】
なお、本発明の第１実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９２、３９２を用いる例である。その他の部分については、本発明の第３実施例以外の構造や材料であっても構わない（ただし、図４に示したデータによって膜厚保が決定される）。
【０１３０】
次に、本発明の第３実施例である半導体装置の作用効果を説明する。
【０１３１】
図４は、チャネル部応力の、ゲート電極を覆う応力制御膜の膜厚依存性の解析結果を示すグラフである。図４より、応力制御膜が引張応力の場合、膜厚が厚ければ、チャネル部分の応力は、引張応力側にシフトすることが分かる。このことは逆に、応力制御膜が圧縮応力の場合には、膜厚が厚ければ、チャネルの応力は圧縮側にシフトすることを意味する。
【０１３２】
本発明の第１実施例によれば、応力制御膜が引張応力の場合には、図９に示すように、ｐチャネル型の方が薄く、ｐチャネル型電界効果トランジスタのドレイン電流の向上が得られる。
【０１３３】
一方、応力制御膜が圧縮応力の場合には、逆にｎチャネル型の方を薄くすることにより、ｎチャネル型電界効果トランジスタのドレイン電流が向上するという効果が得られる。
【０１３４】
また、第１実施例に述べたように、応力制御膜１９２と応力制御膜３９２とは窒化珪素（ＳｉＮ）からなるため、層間絶縁膜３の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜３にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。なお、膜はＳｉＮに限定されるものではない。
【０１３５】
なお、絶縁膜等が引張応力が残留しているか圧縮応力が残留しているかは、例えば、半導体装置を基板側から或いはさらに絶縁膜の上の積層構造側から、上記絶縁膜を残して薄くする。そして、残った薄膜が基板側を外側にして、反っていれば引張応力が残留する膜であることが分かる。一方、上記残った薄膜が基板側を内側にして反っていれば圧縮応力が残留する膜であることが分かる。
【０１３６】
また、本発明の第１実施例の半導体装置は、チャンネル部分の応力制御の一例を示したものであり、以下に述べる実施例のような他の手段によって、チャネル部分の応力を制御しても構わない。
【０１３７】
次に、本発明の第２実施例を図１４、図１５を用いて説明する。
【０１３８】
図１４は本発明の第２実施例である半導体装置の断面（図１５のａ−ａ’線に沿った断面）構造の模式図、図１５は、応力制御膜１９３、３９３の形状を示す上面からみた模式図である。なお、図１５は、ゲート電極１５、３５、ソース・ドレインに接続する配線６、アクティブ領域５（トランジスタ形成領域）、および、応力制御膜１９３、３９３の外形のみを示してある。また、図１４、図１５は応力制御膜１９３、３９３が引張応力の場合について示したものである。
【０１３９】
第２実施例と第１実施例との違いは、第２実施例においては応力制御膜１９３、３９３の平面形状がｎチャネル型電界効果トランジスタ側と、ｐチャネル型電界効果トランジスタ側とで異なることである。図１４に示すように、応力制御膜１９３、３９３の膜応力が引張応力の場合には、応力制御膜３９３のゲート電極３５の側面部分の面積が、応力制御膜１９３のゲート電極１５の側面部分の面積より小さく、応力制御膜１９３、３９３の膜応力が圧縮応力の場合には、応力制御膜３９３のゲート電極３５の側面部分の面積が、応力制御膜１９３のゲート電極１５の側面部分の面積より大きいことを特徴としている。
【０１４０】
より好ましくは、応力制御膜１９３、３９３が引張応力の場合には、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとも、ゲート電極１５、３５の延びる方向に対して面積を大きくする（図１５）。
【０１４１】
逆に、応力制御膜１９３、３９３が圧縮応力の場合には、ｎチャネル型電界効トランジスタとｐチャネル型電界効果トランジスタとも、ゲート電極１５、３５の延びる方向に対しては面積を小さくする（図は省略）。
【０１４２】
なお、この第２実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９３、３９３を用いる例である。その他の部分については、この第２実施例以外の構造や材料であっても構わない。
【０１４３】
次に、本発明の第２実施例である半導体装置の作用効果を説明する。
【０１４４】
この第２実施例によれは、電界効果トランジスタのチャネル部分の応力は、応力制御膜１９３、３９３の面積によって制御される。ソース・ドレイン領域に延びる応力制御膜が、引張応力の場合には、ｎチャネル型では、面積を広くすることで、チャネル部分に強い引張応力を与え、ｐチャネル型では、出来るだけ面積を狭くして、チャネル部分の応力を低減する。一方、応力制御膜が圧縮応力の場合には、これが逆になる。
【０１４５】
さらに、より好ましくは、ドレイン電流に直角な方向については、応力制御膜が引張応力の場合には、両方のトランジスタともに、面積を大きく取り、両方の電界効果トランジスタのチャネルに引張応力を与え、応力制御膜が圧縮応力の場合には、逆に面積を小さくすることで、チャネル部分の応力を低減させる。
【０１４６】
したがって、本発明の第２実施例の半導体装置では、上述のように、応力制御膜１９３、３９３によってチャネル部分の応力をｐチャネル型より、ｎチャネル型の方を引張応力にすることができ、ドレイン電流の向上が図られるという効果が得られる。
【０１４７】
また、本発明の第２実施例によれば、チャネルに直角な方向についても、応力の制御がなされるので、より一層、ドレイン電流の向上が得られるという効果が得られる。
【０１４８】
また、本発明の第２の実施例によれば、前述のように、応力制御膜１９３と応力制御膜３９３は窒化珪素（ＳｉＮ）からなるため、層間絶縁膜３の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜３にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。
【０１４９】
なお、この第２実施例の半導体装置は、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとが一つずつ形成された構造についてであるが、この第２実施例において、応力制御膜の面積を大きくと表現している部分は、ｎチャネル型あるいはｐチャネル型電界効果トランジスタどうしが連続して形成されている部分は、応力制御膜は不連続である必要はない。
【０１５０】
次に、その他の形態としての例を図１０から図１３を用いて説明する。
【０１５１】
図１０は、その他の形態である半導体装置の断面構造の模式図、図１１から図１３は、その他の形態である半導体装置の製造工程の一部を表した断面模式図である。
【０１５２】
このその他の形態と第１実施例との違いは、応力制御膜１９１及び３９１で示される二つの膜の応力を異ならせるために、膜の組成が互いに異なるようにしたことである。
【０１５３】
第１実施例においては、膜の組成を仮に変えない場合であっても効果がある点で好ましい。しかし、別な組成を作る為の工程が増す恐れを受け入れればこの構成を採ることも好ましい。
【０１５４】
具体的には、主として窒化珪素（ＳｉＮ）からなる応力制御膜１９１に対して、応力制御膜３９１は、応力制御膜１９１と同様な膜に、窒化珪素（ＳｉＮ）膜が、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、ゲルマニウム（Ｇｅ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）の内、少なくとも一つを過剰に含有するように、打ち込んで形成している。
【０１５５】
なお、その他の形態の第１実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９１、３９１を用いる例であり、その他の部分については、他の構造や材料であっても構わない。
【０１５６】
本実施例の半導体装置の応力制御膜１９１、３９１の製造工程は、例えば次のようになる。
【０１５７】
（１）シリコン基板１の主面上にｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを形成し、サイドウォール１６、３６、シリサイド１７、１８、３７、３８8を形成する（図１１）。
【０１５８】
（２）ｎチャネル型、ｐチャネル型電界効果トランジスタの上面全面に、応力制御膜１９１になる窒化珪素（ＳｉＮ）膜を、例えばスパッタ法、あるいは、化学気層成長法等により成膜する（図１２）。
【０１５９】
（３）ｐチャネル型電界効果トランジスタ３０の上面以外の部分はマスク４をして、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、あるいは窒素（Ｎ）、あるいは酸素（Ｏ）、あるいはアルゴン（Ａｒ）等の不活性元素をイオン注入する（図１３）。
【０１６０】
（４）マスク４を除去した後、層間絶縁膜３を形成する。これにより、図１０に示す構造の半導体装置が製造される。
【０１６１】
次に、本発明のその他の形態の第１実施例である半導体装置の作用効果を説明する。
【０１６２】
本発明の第２実施例によれば、応力制御膜１９１が上面全面に成膜された（図１２）後に、ｐチャネル型電界効果トランジスタを覆う部分にはイオン注入され、その部分の膜の原子密度はイオン注入前に比べて密になる。その結果、応力制御膜３９１の膜応力は、応力制御膜１９１に比べて圧縮側にシフトする。
【０１６３】
したがって、チャネル部分のドレイン電流に平行方向のチャネル面内応力も圧縮側にシフトし、ｐチャネル型電界効果トランジスタのドレイン電流を向上できる効果が得られる。
【０１６４】
また、本発明のその他の形態の第１実施例によれば、応力制御膜の主成分の窒化珪素（ＳｉＮ）の成膜は一度だけでもよい。第１実施例のように、異なる膜応力の窒化珪素を成膜する場合には、成膜装置を二台使用するか、もしくは、一台で成膜条件をその都度変えることが好ましい。成膜条件を変えることが困難な場合や、装置を複数台用意できない場合であっても、本発明のその他の形態の第実施例であれば、一台の成膜装置を用いて、ｎチャネル型、ｐチャネル型、両方の電界効果トランジスタのドレイン電流の向上が図れるという効果が得られる。
【０１６５】
このように、例えば、応力制御膜１９と応力制御膜３９とで、不純物濃度が異なるようにすれば、応力制御膜１９と応力制御膜３９とで、応力が互いに異なるように構成することができるので、新規に装置を導入しなくとも対応できる。
【０１６６】
また、第１実施例の説明において述べたように、応力制御膜１９１と応力制御膜３９１とは、窒化珪素（ＳｉＮ）からなるため、層間絶縁膜３の形成後、ソース・ドレイン領域に上層配線か電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜３にコンタクトホールを開ける時のエッチストップとしても利用することが出来るという効果が得られる。
【０１６７】
次に、本発明の第３実施例を図１６及び図５を用いて説明する。
【０１６８】
図１６は本発明の第３実施例である半導体装置の断面構造模式図であり、図５は電界効果トランジスタのチャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）の、シリサイド膜厚依存性の解析結果を示すグラフである。
【０１６９】
この第３実施例と第１実施例との違いは、ｎチャネル型電界効果トランジスタ側のシリサイド１８１の膜厚が、ｐチャネル型電界効果トランジスタ側のシリサイド３８１よりも厚いことである。これらシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）はチタン、コバルト、ニッケル等をスパッタ法や化学気相成長法等を用いて成膜した後、熱処理してシリサイド反応させることにより得る。なお、図１に示した第１実施例の応力制御膜１９、３９は無くても構わない。
【０１７０】
なお、この第３の実施例はｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、シリサイド１８１、３８１を用いることを述べたものである。その他の部分については、この第３実施例以外の構造や材料であっても構わない。
【０１７１】
以下、この半導体装置の作用効果を説明する。
【０１７２】
ｎチャネル型、ｐチャネル型電界効果トランジスタに形成されるシリサイドは、コンタクトプラグとトランジスタの電気的な接続を低抵抗で図る為に必須なものであるが、熱処理によって強い引張応力を発生する材料でもある。
【０１７３】
そこで、本願発明者らは、このシリサイドの応力を利用して、チャネル部分に応力を負荷し、ドレイン電流を向上させることを検討した。図５は、チャネル部分の応力の、シリサイド膜厚依存性の解析結果を示すグラフである。図５から、シリサイド膜厚の増加に伴い、チャネル部分の応力も、引張応力が強くなる方にシフトすることが明らかとなった。
【０１７４】
この第３実施例によれば、図１６に示すように、ｎチャネル型電界効果トランジスタのシリサイド１８１の膜厚を厚くすることによって、ｎチャネル型電界効果トランジスタのドレイン電流を向上させ、逆にｐチャネル型電界効果トランジスタ側のシリサイド３８１の膜厚を薄くすることにより、ｐチャネル型のドレイン電流の低下を抑えることができるという効果が得られる。
【０１７５】
また、この第３実施例によれば、相補型電界効果トランジスタを形成する上で必須となっているシリサイドを用いるので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
【０１７６】
次に、本発明の第４実施例を図１７及び図６を用いて説明する。
【０１７７】
図１７は、本発明の第４実施例である半導体装置の断面構造の模式図であり、図６は、チャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）のゲート電極真性応力依存性の解析結果である。
【０１７８】
この第４実施例と第１実施例との違いは、第４実施例におけるｎチャネル型電界効果トランジスタ１０のゲート電極１５１の不純物濃度分布が、シリコン基板１の主面に垂直方向に、勾配を有しており、さらにｐチャネル型電界効果トランジスタ３０のゲート電極３５１の不純物は均一になっていることである。
【０１７９】
この第４実施例のゲート電極１５１は、ゲート電極形成後にリン（Ｐ）、ボロン（Ｂ）、ひ素（Ａｓ）等の不純物をイオン注入することによって得られ、ゲート電極３５１は、リン（Ｐ）、ボロン（Ｂ）、ひ素（Ａｓ）等の不純物を予め添加し形成することによって得られるものである。なお、この第４実施例においては、図１に示した第１実施例の応力制御膜１９、３９は無くても構わない。
【０１８０】
なお、この第４実施例はｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極１５１、３５１を用いることを述べたものである。その他の部分についてはこの第４実施例以外の構造や材料であっても構わない。
【０１８１】
以下、この第４実施例である半導体装置の作用効果を説明する。
【０１８２】
図６は、チャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）のゲート真性応力依存性の解析結果を示すグラフである。図６に示すように、ゲート電極の真性応力を引張応力にした場合に、チャネル部分の応力は圧縮応力になることが明らかになった。
【０１８３】
通常、ゲート電極に用いられる多結晶シリコンは、不純物を添加したアモルファスシリコンを形成し、結晶化及び添加不純物の活性化を目的にした熱処理により得られる。このとき、膜収縮による引張の結晶化応力が発生する。一方、不純物添加のないアモルファスシリコンを結晶化熱処理すると、引張応力となる結晶化応力が発生するが、その後、不純物元素をイオン注入すると、圧縮側に応力がシフトする。
【０１８４】
上記の二種類のゲート電極の形成方法によれば、前者は膜内ほぼ均一に不純物が分布する多結晶シリコンをなるが、後者はシリコン基板１の主面に対して、垂直方向に不純物が分布（ガウス分布、もしくは、シリコン基板１の主面垂直方向に濃度が減少する分布）した多結晶シリコンとなる。
【０１８５】
この第４実施例によれば、ｐチャネル型電界効果トランジスタのゲート電極には、不純物濃度が膜中ほぼ均一な引張応力の多結晶シリコンが用いられ、ｎチャネル型電界効果トランジスタのゲート電極には、不純物濃度が基板１側に向かって減少するような、ｎチャネル型に用いられるゲート電極の応力より圧縮側の応力を持つ、多結晶シリコンが用いられる。
【０１８６】
その結果、ｎチャネル型電界効果トランジスタのチャネル部分の応力は、ｐチャネル型のチャネル部分の応力より、引張側の応力になり、ｎチャネル型、ｐチャネル型両方のドレイン電流が向上できるという効果が得られる。
【０１８７】
また、この第４実施例によれば、電界効果トランジスタ構造におけるゲート電極構造を、チャネル部分の応力を制御する手段として用いているので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
【０１８８】
なお、この第４実施例の半導体装置は、チャネル部分の応力を制御する手段にゲート電極の応力を用いたものである。したがって、ゲート電極材料としては多結晶シリコンに限定されるものではなく、例えば、ルテニウム（Ｒｕ）、白金（Ｐｔ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の金属材料を用いても良いし、これら金属材料と多結晶シリコンとの積層構造であっても良い。例えば、ルテニウムＲｕ膜は熱処理により膜応力が強い引張応力となる。
【０１８９】
そこで、ｐチャネル型電界効果トランジスタのゲート電極には、高温熱処理により高い引張応力としたＲu膜を形成し、ｎチャネル型電界効果トランジスタのゲート電極には、熱処理を加えず低い応力としたＲu膜を形成することで、ｎチャネル型、ｐチャネル型両方のチャネル部分の応力を制御する。
【０１９０】
次に、本発明の第５実施例を図１８から図２１を用いて説明する。
【０１９１】
図１８は本発明の第５実施例である半導体装置の断面構造の模式図、図１９から図２１は、本発明の第５実施例である半導体装置の製造工程の一部を表す断面模式図である。
【０１９２】
この第５実施例と第４実施例との違いは、ｎチャネル型電界効果トランジスタ１０のゲート電極１５２ａ、１５２ｂを構成する結晶粒は、基板１の鉛直方向に複数層の界面を有しているが、ｐチャネル型のゲート電極３５２を構成する結晶粒は層を形成していないこと、あるいは、ｎチャネル型のゲート電極１５２ａ、１５２ｂの平均結晶粒径は、ｐチャネル型のゲート電極３５２の平均結晶粒径よりも小さいことである。なお、この第５実施例においては、図１に示した第１実施例の応力制御膜１９、３９は無くても構わない。
【０１９３】
なお、この第５実施例はｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極１５２ａ、１５２ｂ、３５２を用いることを述べたものである。その他の部分についてはこの第５実施例以外の構造や材料であっても構わない。
【０１９４】
この第５実施例である半導体装置のゲート電極１５２ａ、１５２ｂ、および３５２の製造工程は、例えば次のようになる。
【０１９５】
(１)シリコン基板１の主面上に、浅溝素子分離２と、ｎチャネル型電界効果トランジスタ１０の領域のｐウェル１１、ｐチャネル型電界効果トランジスタ３０の領域のｎウェル３１を形成する（図１９）。
【０１９６】
(２)次に、ゲート絶縁膜１４と、ゲート電極１５２ａを形成する（図２０）。
【０１９７】
(３)続いて、ｐチャネル型電界効果トランジスタ側のゲート電極膜１５２ａを除去し、ゲート電極１５２ｂを成膜する（図２１）。
【０１９８】
(４)次に、ゲート電極を加工し、ｎチャネル型電界効果トランジスタのゲート電極１５２ａ、１５２ｂ、ｐチャネル型電界効果トランジスタのゲート電極３５２を形成し、サイドウォール１６、３６、ソース・ドレイン電極１２、１３、３２、３３、シリサイド１７、１８、３７、３８、層間絶縁膜３を形成する（図１８）。
【０１９９】
以下、この第５実施例の半導体装置の作用効果を説明する。
【０２００】
非晶質で形成したシリコンは、熱処理すると結晶粒の成長に伴い、引張応力が発生する。この結晶化応力は、結晶粒の成長により増大するので、結晶粒の粒径を小さくすることにより、結晶化応力を抑えることが出来る。
【０２０１】
この第５実施例によれば、ｐチャネル型電界効果トランジスタの強い引張応力を発生するゲート電極３５２が用いられるので、チャネル部分の応力は圧縮応力となる。一方、ｎチャネル型電界効果トランジスタのゲート電極１５２ａ、１５２ｂは、二回にわたって成膜されるので、ゲート電極１５２ａ、１５２ｂの結晶粒の粒径は小さくなり、発生する応力は緩和され、チャネル部分の応力も低減される。その結果、ｐチャネル型電界効果トランジスタと、ｎチャネル型電界効果トランジスタの両方において、ドレイン電流が向上できるという効果が得られる。
【０２０２】
なお、この第５実施例の半導体装置のゲート電極は、必ずしも二回に分けて成膜する必要はなく、二回以上で成膜しても構わない。あるいは、ｎチャネル型、ｐチャネル型のゲート電極を、ｎチャネル型は結晶粒が小さく、ｐチャネル型は結晶粒が大きくなるように、成膜条件等を変えて、それぞれ、別工程で形成しても良い。
【０２０３】
また、この第５の実施例においては、第４実施例について述べたように、電界効果トランジスタ構造におけるゲート電極構造を、チャネル部分の応力を制御する手段として用いているので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
【０２０４】
次に、本発明の第６実施例を図２２、図２３及び図７を用いて説明する。
【０２０５】
図２２は、本発明の第６実施例である半導体装置の断面（図２３のａ―ａ’線に沿った断面）構造の模式図であり、図２３は、浅溝素子分離（ＳＴＩ）とゲート電極までの距離が、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとで異なることを示す上面からみた模式図である。
【０２０６】
なお、図２３は、浅溝素子分離２、ゲート電極１５、３５、ソース・ドレインに接続する配線６、アクティブ領域５（トランジスタ形成領域）のみを示している。また、図７はチャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）のＳＴＩ酸化起因応力依存性の解析結果を示すグラフである。
【０２０７】
この第６実施例と第１実施例との違いは、ｎチャネル型電界効果トランジスタ１０のゲート電極１５から浅溝素子分離２までの距離（チャネルに平行な方向の距離）が、ｐチャネル型電界効果トランジスタ３０のゲート電極３５から浅溝素子分離２までの距離（チャネルに平行な方向の距離）よりも大きいことである。なお、この第６実施例においては、図１に示した第１実施例の応力制御膜１９、３９は無くても構わない。
【０２０８】
なお、この第６実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極１５から浅溝素子分離２までの距離と、ゲート電極３５から浅溝素子分離２までの距離を用いることを述べたものである。その他の部分については、この第６実施例以外の構造や材料であっても構わない。
【０２０９】
以下、この第６実施例の半導体装置の作用効果を説明する。
【０２１０】
図７は、チャネル部分の応力（ドレイン電流に平行でチャネル面内の応力）のＳＴＩ酸化起因応力依存性の解析結果を示すグラフである。図７に示すように、ＳＴＩ酸化起因応力を低減した場合に、チャネル部分の高い圧縮応力は低下することが明らかになった。
【０２１１】
ＳＴＩはトランジスタ形成領域を囲むように形成され、トランジスタ同士の絶縁を図るものであるが、シリコン基板表面に浅い溝を掘って、その中をシリコン酸化膜を埋め込むものであるために、製造プロセスにおいて酸化プロセスがあると、シリコン酸化膜形成に伴う体積膨張が生じ、アクティブ領域に高い圧縮応力が生じる。
【０２１２】
以上の結果、チャネル部分の応力はＳＴＩの応力に強く依存することが明らかになった。
【０２１３】
この第６実施例によれば、ｎチャネル型電界効果トランジスタのチャネル部分はＳＴＩから距離をおいて形成され、逆に、ｐチャネル型電界効果トランジスのチャネル部分はＳＴＩに近く形成される。このＳＴＩによる圧縮応力は、ＳＴＩから離れれば低減できるので、ｎチャネル型電界効果トランジスタのチャネル部分の応力は低減し、逆に、ｐチャネル型電界効果トランジスタのチャネル部分の応力は高い圧縮応力とすることができる。
【０２１４】
その結果、ｎチャネル型、ｐチャネル型の両方のドレイン電流が向上できるという効果が得られる。このため、全体としての性能の向上を図ることができる。
【０２１５】
また、この第６実施例によれば、レイアウト変更のみですむので、従来の製造工程をそのまま利用できるという効果が得られる。
【０２１６】
なお、ゲート電極１５、３５の長辺方向のＳＴＩまでの距離は、ｎチャネル型、ｐチャネル型の両方ともＳＴＩからチャンネルまでの距離は大きい方がよい。より好ましくは、ｐチャネル型の方がｎチャネル型より大きい方が望ましい。
【０２１７】
また、この第６実施例の半導体装置はＳＴＩからチャネルまでの距離が、ｎチャネル型とｐチャネル型とで異なることを特徴にしているが、第６実施例以外にも、チャネルに平行な方向のＳＴＩの溝幅が、ｎチャネル型電界効果トランジスタ側では広く、ｐチャネル型電界効果トランジスタ側では狭くすることにより同様の効果が得られる。
【０２１８】
なお、この場合、チャネルに直角な方向のＳＴＩの溝幅は、両電界効果トランジスタとも広い方が望ましい。
【０２１９】
以上のように、本発明の第６実施例により、良好にドレイン電流を増加できる。また、本発明の第６実施例により、製造コストを低下可能な半導体装置を実現することができる。
【０２２０】
次に、本発明の第７実施例を図２６及び図２７を用いて説明する。
【０２２１】
図２６は本発明の第７実施例である半導体装置の断面構造の模式図であり、図２７は、電界効果トランジスタのチャネル部分の応力の、サイドウォール膜応力依存性の解析結果を示すグラフである。
【０２２２】
この第７実施例と第１実施例との違いは、ｎチャネル型電界効果トランジスタ側のサイドウォール１６の膜質が、ｐチャネル型電界効果トランジスタ側のサイドウォール３６の膜質と異なる点である。
【０２２３】
具体的には、ｎチャネル型電界効果トランジスタ側のサイドウォール１６の膜応力が、ｐチャネル型電界効果トランジスタ側のサイドウォール３６よりも引張応力側である点、つまり、サイドウォール１６の引張応力が、サイドウォール３６の引張応力より大である点である。これらサイドウォール１６、３６の主成分は窒化珪素であることが望ましいが、それ以外であっても構わない。
【０２２４】
また、サイドウォール１６、３６は単層膜であることが望ましいが、窒化珪素と酸化シリコン等との積層構造であっても構わない。なお、第１実施例においては、応力制御膜１９、３９が形成されているが、図２６に示した第７実施例においては、応力制御膜１９、３９は無くても構わない。
【０２２５】
なお、この第７実施例は、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、サイドウォール１６、３６を用いることを述べたものである。その他の部分についてはこの第７実施例以外の構造や材料であっても構わない。
【０２２６】
以下、この第７実施例の半導体装置の作用効果を説明する。
【０２２７】
図２７に示した解析結果は、サイドウォール膜として窒化珪素を仮定して得られた結果である。図２７から、サイドウォールの膜応力が引張応力側になるにつれ、チャネル部分の応力も引張応力側にシフトすることが分かる。
【０２２８】
この第７実施例によれば、ｎチャネル型電界効果トランジスタのサイドウォール１６には、膜応力が引張応力側の膜を用い、ｐチャネル型電界効果トランジスタのサイドウォール３６には、膜応力が、ｎチャネル型の膜より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【０２２９】
なお、膜応力の違いは、膜質（疎密）などによっても知ることができ、膜が緻密な膜ほど膜応力は圧縮側になる。
【０２３０】
次に、本発明の第８実施例を図２８及び図２９を用いて説明する。
【０２３１】
図２８は、本発明の第８実施例である半導体装置の断面構造の模式図であり、図２９は、電界効果トランジスタのチャネル部分の応力の、サイドウォール材料依存性の解析結果を示すグラフである。
【０２３２】
この第８実施例と第１実施例との違いは、応力制御膜９が、第１実施例のようにｎチャネル型電界効果トランジスタ側とｐチャネル型電界効果トランジスタ側とで膜応力の違いを持たない。
【０２３３】
そして、この第８実施例においては、応力制御膜９の膜応力が引張応力の場合は、サイドウォール１６の平均的なヤング率はサイドウォール３６の平均的なヤング率より大きく、例えば、サイドウォール１６は主として窒化珪素からなり、サイドウォール３６は主として酸化シリコンからなる。
【０２３４】
一方、応力制御膜９の膜応力が圧縮応力の場合には、サイドウォール１６の平均的なヤング率はサイドウォール３６の平均的なヤング率より小さく、例えば、サイドウォール１６は主として酸化シリコンからなり、サイドウォール３６は主として窒化珪素からなる。
【０２３５】
なお、サイドウォール１６、３６は複数の材料からなる積層構造であっても構わない。また、この第８実施例は、ゲート電極やサイドウォールを上面から覆う膜の応力が、サイドウォールのヤング率（硬さ）により、チャネル部分に伝達される現象やされない現象を利用したものである。
【０２３６】
したがって、ゲート電極やサイドウォールを覆う膜が重要であり、応力制御膜９は無くても構わない。ただし、層間絶縁膜３の応力がサイドウォール１６、３６に作用する場合もあるので、応力制御膜９が無い場合であって、層間絶縁膜３の応力が引張応力のときには、サイドウォール１６のヤング率をサイドウォール３６のヤング率より大とし、層間絶縁膜３の応力が圧縮応力のときには、サイドウォール１６のヤング率をサイドウォール３６のヤング率より小とする。
【０２３７】
なお、この第８実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、サイドウォール１６、３６を用い、さらに、ゲート電極やサイドウォールを上面から覆う膜を用いることを述べたものである。このため、その他の部分については、この第８実施例以外の構造や材料であっても構わない。
【０２３８】
次に、この第８実施例である半導体装置の作用効果を説明する。
【０２３９】
図２９は、チャネル部の応力のサイドウォール材料依存性の解析結果を示すグラフである。ただし、この図２９に示す結果は、サイドウォール材料として、ヤング率の低い材料には酸化シリコン、ヤング率の高い材料には窒化珪素を仮定して計算して得られた結果である。
【０２４０】
図２９に示すように、サイドウォール材料が酸化シリコンの場合と窒化珪素との場合とで比較すると、応力制御膜９が引張応力の場合は窒化珪素の場合の方が引張応力側に大となり、応力制御膜９が圧縮応力の場合は酸化シリコンの方が引張応力側に大となる。
【０２４１】
この第８実施例によれば、応力制御膜９が引張応力の場合には、ｎチャネル型電界効果トランジスタのサイドウォール１６には窒化珪素が用いられ、ｐチャネル型電界効果トランジスタのサイドウォール３６には酸化シリコンが用いられる。
【０２４２】
上述とは逆に、応力制御膜９が圧縮応力の場合には、ｎチャネル型電界効果トランジスタのサイドウォール１６には酸化シリコンが用いられ、ｐチャネル型電界効果トランジスタのサイドウォール３６には窒化珪素が用いられる。
【０２４３】
したがって、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【０２４４】
なお、膜のヤング率は、微小押し込み試験などによっても測定することが可能である。
【０２４５】
次に、本発明の第９実施例を図３０を用いて説明する。
【０２４６】
図３０は本発明の第９実施例である半導体装置の断面構造の模式図である。
【０２４７】
この第９実施例は、応力制御膜１９の膜応力が引張応力で、応力制御膜３９の膜応力が圧縮応力である場合に、サイドウォール１６の膜応力が引張応力、サイドウォール３６の膜応力が圧縮応力となる組み合わせであることを特徴としている。
【０２４８】
なお、応力制御膜１９、３９は主として窒化珪素からなる膜であることが好ましいが、それ以外であっても構わない。
【０２４９】
また、サイドウォール１６、３６は、主として窒化珪素からなる膜であることが好ましいが、酸化シリコン等との積層構造や、それ以外の材料であっても構わない。
【０２５０】
さらに、この第９実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９、３９及びサイドウォール１６、３６を用いる例である。このため、その他の部分についてはこの第９実施例以外の構造や材料であっても構わない。
【０２５１】
次に、この第９本実施例のである半導体装置の作用効果を説明する。
【０２５２】
本発明の第９実施例によれば、第１実施例について説明したように、応力制御膜１９は引張応力、応力制御膜３９は圧縮応力であることから、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。
【０２５３】
さらに、この第９実施例によれば、第８実施例について説明したように、サイドウォールをヤング率の高い材料、例えば窒化珪素にすることにより、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を、より向上することができる。
【０２５４】
また、この第９実施例によれば、第７実施例について説明したように、サイドウォール１６は引張応力、サイドウォール３６は圧縮応力とすることにより、一層、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。
【０２５５】
また、応力制御膜１９とサイドウォール１６とは同一の成膜条件で成膜でき、さらに、応力制御膜３９とサイドウォール３６とも同一の成膜条件で成膜することができるので、製造プロセスの簡略化が図れるという効果が得られる。
【０２５６】
なお、上述した例については、図３１の例を除き、コンタクトプラグを省略して示したが、ｎチャンネル型電界効果トランジスタ側に形成されるコンタクトプラグの形状と、ｐチャンネル型電界効果トランジスタ側に形成されるコンタクプラグの形状とを変えることにより、ｎチャンネル型とｐチャンネル型とで作用する応力を変化させることも可能である。
【０２５７】
次に、本発明の第１０実施例を図2と、図32から図35を用いて説明する。本実施例は、第２実施例において、応力制御膜9が引張応力の膜応力を持つ場合についての、チャネルに直角方向も考慮した、実際のデバイス回路適用例である。図2はｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す図、図32は本発明を適用した2NAND回路を示す電気回路図、図33、34は本発明の半導体装置の平面レイアウトの模式図（図33は図34の一部分（Xで示した枠内近傍）を拡大した模式図）、図35は、図33の平面レイアウトのＡからＤまでの断面構造を示した模式図である。
【０２５８】
本発明を適用した電気回路は、図32に示すように、２つのｐチャネル型電界効果トランジスタP1、P2と、２つのｎチャネル型電界効果トランジスタN1、N2からなる2NAND回路である。これらのトランジスタN1、N2、P1、P2は、それぞれ、図33に示すトランジスタN1、N2、P1、P2に対応する。
【０２５９】
1つの2NAND回路は、図33において、ゲート電極FGを共有するpチャネル型電界効果トランジスタP1とnチャネル型電界効果トランジスタN2、そして同様にP2とN1と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグCONT、や配線MLによって構成される。ここで、前記pチャネル型電界効果トランジスタP1、P2は一つのアクティブACT1上に、nチャネル型電界効果トランジスタN1、N2は一つのアクティブACT2上に形成される。
【０２６０】
本実施例の半導体装置は、2NAND回路を複数個、連続して並べた繰り返しパターンである。すなわち、図34に示すように、pチャネル型電界効果トランジスタP1、P2と、nチャネル型電界効果トランジスタN1、N2を複数個、繰り返し並べた、nチャネル型電界効果トランジスタが連続した領域NMと、pチャネル型電界効果トランジスタが連続した領域PMにより構成される。
【０２６１】
ここで、本実施例においては、第２実施例に述べた応力制御膜が、引張応力の膜応力であり、nチャネル型、pチャネル型電界効果トランジスタの形成部分、それぞれに、図33、34に示す平面パターンで形成される。すなわち、回路レイアウト全面を被覆する応力制御膜のうち，pチャネル型電界効果トランジスタのドレイン電流が流れる方向の応力制御膜が、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上において不連続となっていることを特徴としている。（応力制御膜209は、図33に示すトランジスタ回路において、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上以外の部分、トランジスタのゲート電極長手方向や、nチャネル型電界効果トランジスタの連続方向には、応力制御膜は他の素子上まで連続して形成される。）
これを巨視的に見ると、図34のように、pチャネル型電界効果トランジスタが多数形成される領域PMにおいて、応力制御膜209にはスリット（膜が不連続となっている部分）が形成されている。
【０２６２】
図33の平面レイアウト図における断面構造A〜Dについての模式図を図35に示す。第２実施例と同様に、本実施例の半導体装置は、シリコン基板201の主面に形成した、ｎチャネル型電界効果トランジスタ210と、ｐチャネル型電界効果トランジスタ230と、それらのトランジスタの上面に形成された応力制御膜209で構成される。
【０２６３】
nチャネル型電界効果トランジスタは、p型ウェル211に形成されたｎ型のソース・ドレイン（212、213）と、ゲート絶縁膜214、ゲート電極215で構成され、ゲート電極215の上面、およびソース・ドレイン（212、213）の上面には、シリサイド217、218が形成される。また、Pチャネル型電界効果トランジスタは、n型ウェル231に形成されたp型ソース・ドレイン（232、233）と、ゲート絶縁膜34、ゲート電極35で構成され、ゲート電極235の上面、およびソース・ドレイン（232、233）の上面には、シリサイド237、238が形成される。また、ゲート絶縁膜214、234とゲート電極215、235、シリサイド217、218、237、238の側壁にはサイドウォール216、236が形成される。これらのトランジスタは、浅溝素子分離202によって、他のトランジスタとの絶縁がなされる。
【０２６４】
nチャネル型、pチャネル型電界効果トランジスタの上面には、応力制御膜209が形成され、さらにその上面は、コンタクトプラグ207により電気的な接続がされた配線223と、層間絶縁膜203が形成される。
【０２６５】
応力制御膜209は、その膜応力が引張応力となる、第１実施例に述べた材料や成膜方法が用いられ、pチャネル型電界効果トランジスタのソース・ドレインを横切る断面（図34のA−B断面、図35(a)）においては、浅溝素子分離において不連続に形成され、浅溝素子分離、例えば202aを挟んで隣接するトランジスタどうしで応力制御膜が不連続となる。一方、nチャネル型電界効果トランジスタを横切る断面（図34のC−D断面、図35(c)）においては、隣接するトランジスタどうしで応力制御膜は連続となる。すなわち、浅溝素子分離上、例えば、202d、202e上で応力制御膜は連続である。
【０２６６】
また、図34のB−C断面や、図35(b)に示すように、nチャネル型、pチャネル型電界効果トランジスタのゲート電極長手方向の浅溝素子分離上、例えば202c上にも応力制御膜209は形成され、ゲート電極長手方向のトランジスタ上、もしくは他の素子上の応力制御膜と連続となる。
【０２６７】
なお、本実施例に示した2NAND回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない。また、応力制御膜以外の構造や材料、製造方法については、本実施例以外であっても構わない。
【０２６８】
以下、本実施例の作用効果について説明する。第２実施例に述べたように、電界効果トランジスタのチャネル部分の応力は、応力制御膜9の領域の広さにより制御することができる。第２実施例の図14は、主として、チャネルに平行方向の応力をnチャネル型、pチャネル型電界効果トランジスタで適正化するものである。
【０２６９】
ところが、図2に示したように、nチャネル型、pチャネル型電界効果トランジスタのドレイン電流は、チャネルに平行方向の応力だけではなく、チャネルに直角方向の応力によっても大きく変化し、チャネルに直角方向の引張応力100MPaあたり、nチャネル型電界効果トランジスタは約2％増加、pチャネル型電界効果トランジスタは約7％減少する。
【０２７０】
実際のデバイス回路においては、膜は平面的に形成されるため、トランジスタのチャネル部分には、2軸の応力、すなわち、チャネルに平行方向と直角方向の応力が作用する。膜応力が引張応力である応力制御膜を、回路全面に一様に成膜した場合には、トランジスタのチャネル部分には平行方向、直角方向ともに、引張応力が作用する。
【０２７１】
nチャネル型電界効果トランジスタについては、チャネルに平行、直角方向ともに引張応力は、ドレイン電流を増加させることになるので、特性の向上が期待できる。
【０２７２】
ところが、pチャネル型電界効果トランジスタは、チャネルに平行方向の引張応力はドレイン電流を減少させるので、この引張応力を低減させる必要がある。しかし、チャネルに直角方向についてはドレイン電流を増加させることができるので、これを有効に活用したい。
【０２７３】
そこで、本実施例の半導体装置によれば、回路全面に被覆した応力制御膜のうち、pチャネル型電界効果トランジスタのチャネルに平行方向について、応力制御膜を除去することによって、pチャネル型電界効果トランジスタのチャネルに平行方向の引張応力を低減させることができる。それ以外の方向、nチャネル型電界効果トランジスタのチャネルに平行方向や、nチャネル型、pチャネル型電界効果トランジスタのチャネルに直角方向については、引張応力を作用させることができる。
【０２７４】
したがって、nチャネル型、pチャネル型電界効果トランジスタともに、チャネル面内の2軸方向の応力制御がなされるので、nチャネル型、pチャネル型ともにドレイン電流が増加できるという効果が得られる。
【０２７５】
ところで、応力制御膜の材料としては、第１実施例で窒化珪素を一つの例に挙げた。これにより、応力制御膜は、主として酸化シリコンからなる層間絶縁膜にコンタクトホールを開けるための、自己整合コンタクト用の膜としても用いることができる。
【０２７６】
本実施例の半導体装置は、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド領域上のみ応力制御膜を除去している。つまり、pチャネル型電界効果トランジスタのソース・ドレインにコンタクトプラグを接続する部分については、応力制御膜を形成してあるので、これを自己整合コンタクト用の膜として利用ができるという効果が得られる。
【０２７７】
また、本実施例に述べた応力制御膜の加工は、自己整合コンタクト孔の形成と同じ工程で行うことができるので、マスクは自己整合コンタクトと共有することができる。すなわち、応力制御膜209を、一様に成膜した後、自己整合コンタクト孔形成プロセスと同時に、応力制御膜加工プロセス（浅溝素子分離202cや202b上の応力制御膜の除去）を行うことができる。その後の加工は、従来の自己整合コンタクトを行うプロセスを続ければ良い。このように、本実施例によれば、従来のプロセスを、マスクレイアウトを変更するだけで、使用することができるので、製造コストに優れた半導体装置が得られるという効果が得られる。
【０２７８】
なお、pチャネル型電界効果トランジスタのチャネルに平行方向に与える引張応力はできるだけ小さい方が良い。したがって、pチャネル型電界効果トランジスタ側の応力制御膜はコンタクトホール形成領域、すならち、自己整合コンタクトとして利用する部分のみに形成されるのが望ましい。
【０２７９】
なお、応力制御膜のスリットの部分は、必ずしも完全に膜がない状態である必要はない。若干、薄い膜が形成されていても構わない。
【０２８０】
また、他の形態としては、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣合う第二のｐチャネル型電界効果トランジスタとの間に位置する領域（例えばフィールド領域）及び、前記第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタとの間に位置する領域（例えばフィールド領域）に、前記第一のｐチャネル型電界効果半導体の上に形成される前記応力制御膜の厚さより薄い前記応力制御膜が形成されるか、或いは前記応力制御膜を非設置にすることもできる。
【０２８１】
或いは、第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに隣接する第二のｐチャネル型電界効果トランジスタとの間に位置する領域（例えばフィールド領域）及び、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタと前記第一のｎチャネル型電界効果トランジスタに隣接し前記第二のｐチャネル型電界効果トランジスタに対応する第二のｎチャネル型電界効果トランジスタとの間の領域（例えばフィールド領域）には、前記第一のｎチャネル型電界効果トランジスタ上に形成される前記応力緩和層より薄いの厚さの前記応力緩和層が形成されるか、或いは前記応力緩和層を非設置とすることも考えられる。
【０２８２】
前記第一のｐチャネル型電界効果トランジスタと前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタとの間に位置する領域（例えばフィールド領域）に、前記第一のｐチャネル型電界効果半導体の上に形成される前記応力制御膜の厚さより薄い前記応力制御膜が形成されるか、或いは前記応力制御膜を非設置にすることもできる。
【０２８３】
なお、その際に併せて、前記第一のｐチャネル型電界効果トランジスタに対応する第一のｎチャネル型電界効果トランジスタの配置の配置されたアクティブ領域の周囲に形成されるフィールド領域に位置する前記応力制御膜の厚さよりも薄いか、非設置になるようになっているようにしてもよい。
【０２８４】
次に、本発明の第１１実施例を図2と、図36から図38を用いて説明する。本実施例は、第２実施例において、応力制御膜9が圧縮応力の膜応力を持つ場合についての、チャネルに直角方向の応力も考慮した、実際のデバイス回路適用例である。図2はｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す図、図36、37は本発明の半導体装置の平面レイアウトの模式図（図36は図37の一部分（Xで示した枠内近傍）を拡大した模式図）、図38は、図36の平面レイアウトのＡからＤまでの断面構造を示した模式図である。
【０２８５】
本実施例と第１０実施例との違いは、応力制御膜209の膜応力が圧縮応力であるという点と、応力制御膜209の形成する領域が異なるという点である。
【０２８６】
すなわち、本実施例の半導体装置は、図36や図37の平面レイアウト模式図、また、図38の断面構造模式図に示すように、回路レイアウト全面を被覆する応力制御膜のうち，pチャネル型電界効果トランジスタのアクティブに隣接する、ドレイン電流に直角方向のフィールド領域（浅溝素子分離）上と、nチャネル型電界効果トランジスタのアクティブ領域を囲むフィールド領域上で、膜形成されていないことを特徴としている。（応力制御膜209は、pチャネル型電界効果トランジスタの繰り返し方向（チャネルに平行方向）には、隣り合う素子上まで連続して形成され、nチャネル型電界効果トランジスタ側は、応力制御膜の形成はアクティブ上のみであることを特徴としている。）
なお、応力制御膜以外のトランジスタや、配線ML、コンタクトプラグCONTの配置については第１０実施例に述べたものと同じである。
【０２８７】
以下、本実施例の作用効果について説明する。第１０実施例の場合とは逆に、応力制御膜が圧縮応力の場合には、チャネル部分にはチャネルに直角、平行方向に圧縮側の応力が発生する。第２実施例の図14で説明したようにチャネルに平行方向については、nチャネル型電界効果トランジスタ側は不連続に、pチャネル型電界効果トランジスタ側は連続に応力制御膜209を形成すれば良い。
【０２８８】
一方、チャネルに直角方向については、圧縮応力によって、nチャネル型、pチャネル型電界効果トランジスタともに、ドレイン電流は減少してしまう。
【０２８９】
ところで、第１０実施例で述べたように、応力制御膜209はコンタクトプラグCONT、207を作るための自己整合コンタクト用の膜としても利用することが出来る。
【０２９０】
そこで、本実施例の半導体装置は、pチャネル型電界効果トランジスタのチャネルに平行方向は、図38(a)のように、応力制御膜209は、浅溝素子分離上、例えば202f、202g上も形成し、隣接するトランジスタ上の応力制御膜と連続させることにより、よりチャネル部分に作用する応力制御膜の領域を広くとっている。一方、チャネルに直角方向は、図38(b)のように、応力制御膜209は、浅溝素子分離202h上には形成せず、チャネルに直角方向に作用する応力制御膜の領域を最小限にとどめている。したがって、pチャネル型電界効果トランジスタのチャネル部分には、チャネルに平行方向には圧縮方向の応力を作用させ、直角方向については、圧縮応力の作用を抑えることになるので、その結果、ドレイン電流が増加できるという効果が得られる。
【０２９１】
nチャネル型電界効果トランジスタについては、圧縮応力の応力制御膜はドレイン電流を減少させる方向に作用するので、応力制御膜209は形成しなくても良い。
【０２９２】
ただし、応力制御膜を自己整合コンタクト用の膜としても用いる場合には、本実施例のように、応力制御膜209をnチャネル型電界効果トランジスタ側にも形成する。この時、応力制御膜の形成領域は、コンタクトプラグCONT、207を作るのに必要な部分だけ形成すれば良く、図38(c)に示したように、浅溝素子分離上、例えば202i、202j上には形成しないのが望ましい。より好ましくは、1つのアクティブ上に形成された、2つのトランジスタN1、N2の、コンタクトプラグCONT、207が形成されない側の拡散層、例えば212a上の応力制御膜や、サイドウォール、例えば216a、216bに隣接する応力制御膜については、形成しない方が望ましい。以上により、nチャネル型電界効果トランジスタ側に形成した応力制御膜209は、ドレイン電流の減少を最低限に抑えつつ、自己整合コンタクト用の膜として用いることが出来るという効果が得られる。なお、nチャネル型電界効果トランジスタ側の応力制御膜の膜厚は第１実施例に述べたように、薄い方が望ましい。
【０２９３】
また、本実施例の半導体装置は、第１０実施例と同様に、応力制御膜の加工は、自己整合コンタクト孔の形成と同じ工程で行うことができるので、マスクは自己整合コンタクトと共有することができる。したがって、製造コストに優れた半導体装置が得られるという効果が得られる。
【０２９４】
なお、本実施例の半導体装置は、チャネルに直角方向の応力も制御する方法を、実際の2NAND回路を用いて説明した実施例の一つである。適用する回路については本実施例に限定されるものでは無い。
【０２９５】
次に、本発明の第１２実施例を図35(a)と、図39から図43を用いて説明する。本実施例は、第１０実施例の製造方法を、第１０実施例の代表的な断面構造である図35(a)を用いて説明したものである。第１１実施例についても同様な方法で製造することができる。
【０２９６】
本実施例の製造方法は以下の通りである。
（1）シリコン基板201上に電界効果トランジスタ230、シリサイド218、217等を形成し、応力制御膜209を上面全面に形成する。（図39）
（2）応力制御膜209の上面に、応力制御膜209を加工するマスク204を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ207形成のための加工の両方を兼ねるようにする。（図40）
（3）応力制御膜209をエッチングにより、加工する。（図41）
（4）層間絶縁膜203を形成し、コンタクトプラグ207の形成部分のみに孔を開ける。（図42）
（5）コンタクトプラグ207を形成する。（図43）
（6）上層の配線223、層間絶縁膜220等を形成する。（図35(a)）
本実施例によれば、応力制御膜209の応力制御の加工プロセスと、コンタクトプラグ形成のための自己整合コンタクトのプロセスが、同じマスクを用いて、同時に行うことができる。したがって、製造コストに優れた信頼性の高い半導体装置が得られるという効果が得られる。
【０２９７】
なお、本実施例に示した製造方法は、第１０実施例を製造する方法の一例に過ぎない。第１０実施例、および第１１実施例の製造方法は、本実施例以外であっても構わない。
【産業上の利用可能性】
【０２９８】
本発明は、電界効果型トランジスタを有する半導体装置に適用して有効である。
【符号の説明】
【０２９９】
１、２０１ シリコン基板
２、２０２、２０２a〜２０２j 浅溝素子分離
３、２０、２０３ 層間絶縁膜
４、２０４ マスク
５、ACT、ACT1、ACT2 アクティブ
６、２１、２２３、ML 配線
７、２０７、CONT コンタクトプラグ
８、２２ バリアメタル
９、１９、３９、２０９ 応力制御膜
１０、２１０、N１、N2 ｎチャネル型電界効果トランジスタ
１１、２１１、P-WELL ｐ型ウェル
１２、１３、２１２、２１３ ｎ型ソース・ドレイン
１４、３４、２１４、２３４ ゲート絶縁膜
１５、３５、２１５、２３５ ゲート電極
１６、３６、２１６、２３６、２１６a、２１６b サイドウォール
１７、１８、３７、２１７、２１８ シリサイド
３０、２３０、P1、P2 ｐチャネル型電界効果トランジスタ
３１、２３１ ｎ型ウェル
３２、３３、２３２、２３３ ｐ型ソース・ドレイン
３８、１８１、３８１ シリサイド
１５１、１５２ａ、１５２ｂ ゲート電極
１９１、１９２、１９３ 応力制御膜
３５１、３５２ ゲート電極
３９１、３９２、３９３ 応力制御膜
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板に形成された第１ソース領域及び第１ドレイン領域と、
前記第１ゲート電極の下の領域であって、且つ、前記第１ソース領域と前記第１ドレイン領域との間の領域である第１チャネル部と、
前記第１ゲート電極の側壁に形成された第１絶縁膜とを有し、
前記ｐチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板に形成された第２ソース領域及び第２ドレイン領域と、
前記第２ゲート電極の下の領域であって、且つ、前記第２ソース領域と前記第２ドレイン領域との間の領域である第２チャネル部と、
前記第２ゲート電極の側壁に形成された第２絶縁膜とを有し、
前記ｎチャネル導電型電界効果トランジスタの動作時に前記第１チャネル部に流れる電流が増加するように、前記第１絶縁膜によって、前記第１チャネル部には前記第１チャネル部に流れる電流の方向に引張応力が発生しており、
前記第２絶縁膜によって、前記第２チャネル部には前記第２チャネル部に流れる電流の方向に引張応力が発生しており、
前記第２絶縁膜の有する膜応力は前記第１絶縁膜の有する膜応力よりも小さく、
前記第２チャネル部に発生している引張応力は、前記第１チャネル部に発生している引張応力よりも小さいことを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板に形成された第１ソース領域及び第１ドレイン領域と、
前記第１ゲート電極の下の領域であって、且つ、前記第１ソース領域と前記第１ドレイン領域との間の領域である第１チャネル部と、
前記第１ゲート電極の側壁に形成された第１絶縁膜とを有し、
前記ｐチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板に形成された第２ソース領域及び第２ドレイン領域と、
前記第２ゲート電極の下の領域であって、且つ、前記第２ソース領域と前記第２ドレイン領域との間の領域である第２チャネル部と、
前記第２ゲート電極の側壁に形成された第２絶縁膜とを有し、
前記ｎチャネル導電型電界効果トランジスタの動作時に前記第１チャネル部に流れる電流が増加するように、前記第１絶縁膜によって、前記第１チャネル部には前記第１チャネル部に流れる電流の方向に引張応力が発生しており、
前記ｐチャネル導電型電界効果トランジスタの動作時に前記第２チャネル部に流れる電流が増加するように、前記第２絶縁膜によって、前記第２チャネル部には前記第２チャネル部に流れる電流の方向に圧縮応力が発生していることを特徴とする半導体装置。
【請求項３】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板に形成された第１ソース領域及び第１ドレイン領域と、
前記第１ゲート電極の下の領域であって、且つ、前記第１ソース領域と前記第１ドレイン領域との間の領域である第１チャネル部と、
前記第１ゲート電極の側壁に形成された第１絶縁膜と、
前記第１ゲート電極上、前記第１ソース領域上、前記第１ドレイン領域上及び前記第１絶縁膜上に形成された第３絶縁膜とを有し、
前記ｐチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板に形成された第２ソース領域及び第２ドレイン領域と、
前記第２ゲート電極の下の領域であって、且つ、前記第２ソース領域と前記第２ドレイン領域との間の領域である第２チャネル部と、
前記第２ゲート電極の側壁に形成された第２絶縁膜と、
前記第２ゲート電極上、前記第２ソース領域上、前記第２ドレイン領域上及び前記第２絶縁膜上に形成された第４絶縁膜とを有し、
前記ｎチャネル導電型電界効果トランジスタの動作時に前記第１チャネル部に流れる電流が増加するように、前記第１絶縁膜及び前記第３絶縁膜によって、前記第１チャネル部には、前記第１チャネル部に流れる電流の方向に引張応力が発生しており、
前記ｐチャネル導電型電界効果トランジスタの動作時に前記第２チャネル部に流れる電流が増加するように、前記第２絶縁膜及び前記第４絶縁膜によって、前記第２チャネル部には、前記第２チャネル部に流れる電流の方向に圧縮応力が発生していることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第３絶縁膜及び前記第４絶縁膜は窒化シリコン膜からなることを特徴とする半導体装置。
【請求項５】
請求項１〜４の何れか１項に記載の半導体装置において、
前記第１絶縁膜及び前記第２絶縁膜は窒化シリコン膜を含むことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１絶縁膜及び前記第２絶縁膜は、窒化シリコン膜と酸化シリコン膜との積層膜であることを特徴とする半導体装置。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置において、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸化チタン膜、酸化ジルコニウム膜、酸化ハフニウム膜または酸化タンタル膜からなることを特徴とする半導体装置。
【請求項１】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板に形成された第１ソース領域及び第１ドレイン領域と、
前記第１ゲート電極の下の領域であって、且つ、前記第１ソース領域と前記第１ドレイン領域との間の領域である第１チャネル部と、
前記第１ゲート電極の側壁に形成された第１絶縁膜とを有し、
前記ｐチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板に形成された第２ソース領域及び第２ドレイン領域と、
前記第２ゲート電極の下の領域であって、且つ、前記第２ソース領域と前記第２ドレイン領域との間の領域である第２チャネル部と、
前記第２ゲート電極の側壁に形成された第２絶縁膜とを有し、
前記ｎチャネル導電型電界効果トランジスタの動作時に前記第１チャネル部に流れる電流が増加するように、前記第１絶縁膜によって、前記第１チャネル部には前記第１チャネル部に流れる電流の方向に引張応力が発生しており、
前記第２絶縁膜によって、前記第２チャネル部には前記第２チャネル部に流れる電流の方向に引張応力が発生しており、
前記第２絶縁膜の有する膜応力は前記第１絶縁膜の有する膜応力よりも小さく、
前記第２チャネル部に発生している引張応力は、前記第１チャネル部に発生している引張応力よりも小さいことを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板に形成された第１ソース領域及び第１ドレイン領域と、
前記第１ゲート電極の下の領域であって、且つ、前記第１ソース領域と前記第１ドレイン領域との間の領域である第１チャネル部と、
前記第１ゲート電極の側壁に形成された第１絶縁膜とを有し、
前記ｐチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板に形成された第２ソース領域及び第２ドレイン領域と、
前記第２ゲート電極の下の領域であって、且つ、前記第２ソース領域と前記第２ドレイン領域との間の領域である第２チャネル部と、
前記第２ゲート電極の側壁に形成された第２絶縁膜とを有し、
前記ｎチャネル導電型電界効果トランジスタの動作時に前記第１チャネル部に流れる電流が増加するように、前記第１絶縁膜によって、前記第１チャネル部には前記第１チャネル部に流れる電流の方向に引張応力が発生しており、
前記ｐチャネル導電型電界効果トランジスタの動作時に前記第２チャネル部に流れる電流が増加するように、前記第２絶縁膜によって、前記第２チャネル部には前記第２チャネル部に流れる電流の方向に圧縮応力が発生していることを特徴とする半導体装置。
【請求項３】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板に形成された第１ソース領域及び第１ドレイン領域と、
前記第１ゲート電極の下の領域であって、且つ、前記第１ソース領域と前記第１ドレイン領域との間の領域である第１チャネル部と、
前記第１ゲート電極の側壁に形成された第１絶縁膜と、
前記第１ゲート電極上、前記第１ソース領域上、前記第１ドレイン領域上及び前記第１絶縁膜上に形成された第３絶縁膜とを有し、
前記ｐチャネル導電型電界効果トランジスタは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板に形成された第２ソース領域及び第２ドレイン領域と、
前記第２ゲート電極の下の領域であって、且つ、前記第２ソース領域と前記第２ドレイン領域との間の領域である第２チャネル部と、
前記第２ゲート電極の側壁に形成された第２絶縁膜と、
前記第２ゲート電極上、前記第２ソース領域上、前記第２ドレイン領域上及び前記第２絶縁膜上に形成された第４絶縁膜とを有し、
前記ｎチャネル導電型電界効果トランジスタの動作時に前記第１チャネル部に流れる電流が増加するように、前記第１絶縁膜及び前記第３絶縁膜によって、前記第１チャネル部には、前記第１チャネル部に流れる電流の方向に引張応力が発生しており、
前記ｐチャネル導電型電界効果トランジスタの動作時に前記第２チャネル部に流れる電流が増加するように、前記第２絶縁膜及び前記第４絶縁膜によって、前記第２チャネル部には、前記第２チャネル部に流れる電流の方向に圧縮応力が発生していることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第３絶縁膜及び前記第４絶縁膜は窒化シリコン膜からなることを特徴とする半導体装置。
【請求項５】
請求項１〜４の何れか１項に記載の半導体装置において、
前記第１絶縁膜及び前記第２絶縁膜は窒化シリコン膜を含むことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１絶縁膜及び前記第２絶縁膜は、窒化シリコン膜と酸化シリコン膜との積層膜であることを特徴とする半導体装置。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置において、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸化チタン膜、酸化ジルコニウム膜、酸化ハフニウム膜または酸化タンタル膜からなることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【公開番号】特開２０１２−１７８５６８（Ｐ２０１２−１７８５６８Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１２−７２２６４（Ｐ２０１２−７２２６４）
【出願日】平成２４年３月２７日（２０１２．３．２７）
【分割の表示】特願２００８−２００３１９（Ｐ２００８−２００３１９）の分割
【原出願日】平成１３年１１月８日（２００１．１１．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２４年３月２７日（２０１２．３．２７）
【分割の表示】特願２００８−２００３１９（Ｐ２００８−２００３１９）の分割
【原出願日】平成１３年１１月８日（２００１．１１．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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