半導体装置及びその製造方法
【課題】高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にヘテロ接合バイポーラトランジスタと電界効果トランジスタとを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族化合物半導体は、Ｓｉ（シリコン）半導体に比べて電子移動度が高いという特徴を有する。これにより、ＩＩＩ−Ｖ族化合物半導体は、高速動作及び高効率動作を要求されるデバイスに多用されている。なかでも、エミッタ−ベース間の接合にヘテロ接合を用いたヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＢＴと記す）は、エミッタ層のバンドギャップがベース層のバンドギャップよりも広い。これにより、ＨＢＴは、高周波特性に優れ、かつ低歪みの信号増幅が可能で、かつ単一電源での使用ができる等の優れた特徴を持つ。よって、ＨＢＴは、携帯電話用のパワーアンプをはじめとした高周波帯域で動作する半導体部品として幅広く使用されるようになってきた。
【０００３】
しかしながら、近年の携帯電話端末は、マルチバンド化、及び、より複雑な動作制御が求められる一方で、製造コストを抑えるための部品点数の削減が求められている。よって、携帯電話用の半導体部品は、これらの相反する要求を同時に満たさなければならない。
【０００４】
この要求を実現するために、最近では、ＨＢＴと電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと記す）とを同一半導体チップ上に形成するＢｉ−ＦＥＴプロセス技術の研究開発が進められている。このＢｉ−ＦＥＴプロセス技術により、高周波信号の増幅用回路とスイッチング用回路とをワンチップで実現できる。
【０００５】
さらに、マルチバンド化の進展に伴い、将来的には多バンド間の複雑なスイッチング機能をもワンチップで実現させるために、ＨＢＴとＦＥＴとに加え、ロジック回路等の制御回路部分についても同一チップ上に形成されるようになる見込みである。
【０００６】
例えば、ＨＢＴと、制御回路等に用いることができる抵抗素子とを同一チップ上に形成する技術として、特許文献１に記載の技術がある。
【０００７】
以下に、従来のＢｉ−ＦＥＴプロセスから想定される、ＨＢＴとＦＥＴとロジック回路とを同一チップ上に形成した半導体装置７００について説明する。
【０００８】
図７Ａは、半導体装置７００の平面図であり、図７Ｂは、図７ＡのＣ０−Ｃ１面における半導体装置７００の断面図である。
【０００９】
図７Ａ及び図７Ｂに示すように、半導体装置７００は、半絶縁性ＧａＡｓ基板７０１と、ＨＢＴ領域７２２と、ＦＥＴ領域７２３と、素子分離領域７２４と、ロジック回路領域７２５とを含む。
【００１０】
ＨＢＴ領域７２２は、半絶縁性ＧａＡｓ基板７０１の上に形成される。このＨＢＴ領域７２２は、半絶縁性ＧａＡｓ基板７０１側から以下に示す順番で形成される、ＧａＡｓ／ＡｌＧａＡｓ超格子層７０２と、ＡｌＧａＡｓ障壁層７０３Ａと、ＩｎＧａＡｓチャネル層７０４と、ＡｌＧａＡｓ障壁層７０３Ｂと、ＧａＡｓサブコレクタ兼キャップ層７０５と、コレクタ電極７１４と、第１配線層７１７と、第２配線層７１８とを含む。また、ＨＢＴ領域７２２は、コレクタ電極７１４の間に形成されるベースメサ領域７２０を含む。
【００１１】
ベースメサ領域７２０は、ＧａＡｓサブコレクタ兼キャップ層７０５の上に形成される。この、ベースメサ領域７２０は、ＧａＡｓサブコレクタ兼キャップ層７０５側から以下に示す順番で形成される、ＧａＡｓコレクタ層７０６と、ＧａＡｓベース層７０７と、ＩｎＧａＰエミッタ層７０８と、ＧａＡｓエミッタキャップ層７０９と、ＩｎＧａＡｓエミッタコンタクト層７１０と、エミッタ電極７１６とを含む。また、ベースメサ領域７２０は、エミッタ電極７１６の間であり、かつＧａＡｓベース層７０７の表面に形成されるベース電極７１５と、エミッタ電極７１６及びベース電極７１５の上に形成される第１配線層７１７とを含む。
【００１２】
ＦＥＴ領域７２３は、ＧａＡｓ／ＡｌＧａＡｓ超格子層７０２と、ＡｌＧａＡｓ障壁層７０３Ａと、ＩｎＧａＡｓチャネル層７０４と、ＡｌＧａＡｓ障壁層７０３Ｂと、ＧａＡｓサブコレクタ兼キャップ層７０５と、ドレイン電極７１１と、ソース電極７１２と、ゲート電極７１３と、第１配線層７１７とを含む。
【００１３】
ロジック回路領域７２５は、ベースエピ抵抗素子７２８と、ベースエピ抵抗素子７２８に接続されるコンタクト電極７３０と、第１配線層７１７と、第２配線層７１８と、エンハンスモードの電界効果トランジスタ（図示省略）とを含む。
【００１４】
なお、ＨＢＴ領域７２２と、ＦＥＴ領域７２３と、ロジック回路領域７２５との間には素子分離領域７２４が形成されている。この素子分離領域７２４により、それぞれの領域間は絶縁分離される。また素子分離領域７２４は、ロジック回路領域７２５内においてロジック回路を構成する各素子を絶縁分離するように適切な場所に配置されている。
【００１５】
また、Ｂｉ−ＦＥＴプロセスで形成されるデバイスの構造において、最下層の半絶縁性ＧａＡｓ基板７０１に対するＨＢＴ及びＦＥＴの配置がポイントとなる。現在では半絶縁性ＧａＡｓ基板７０１を下側とした場合の上層側にＨＢＴを、下層側にＦＥＴを配置する構造がプロセス難易度の観点等から一般的となっている。
【００１６】
また、従来のＢｉ−ＦＥＴプロセスを使用して、ロジック回路領域７２５を、ＨＢＴ及びＦＥＴと同一チップ上に形成する際には、当該チップは、ＨＢＴ及びＦＥＴデバイスと、それらに接続される第１配線層７１７及び第２配線層７１８と、ＨＢＴのベース層（ＧａＡｓベース層７０７）として使用されるエピ層を利用したベースエピ抵抗素子７２８とを含むことになる。
【００１７】
さらに、ロジック回路領域７２５には、その構成上、非常に多くの配線及び抵抗素子等を配置する必要があるため、非常に密集したレイアウトになる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平１０−１０７０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、ロジック回路領域７２５を形成する際に使用する第１配線層７１７及び第２配線層７１８は、前述のようにＨＢＴ及びＦＥＴデバイスへの接続に使用されている。よって、第１配線層７１７及び第２配線層７１８を通過するＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号の劣化を防ぐ為に、第１配線層７１７及び第２配線層７１８に膜厚の厚い金属を使う必要がある。ここで、膜厚の厚い金属配線は、パターン形成に対するマスクルールの制約（最小隣接間隔ＬＡ及びＬＢと最小幅）が厳しい。よって、半導体装置７００では、第１配線層７１７及び第２配線層７１８を用いて配線を多く配置した場合にチップサイズが大きくなることにより、製造コストが増加してしまうという課題が生じる。
【００２０】
また、ロジック回路領域７２５に含まれる抵抗素子として使用されるベースエピ抵抗素子７２８はシート抵抗が高くないため、各ベースエピ抵抗素子７２８のサイズが大きくなる。結果として、半導体装置７００では、多数のベースエピ抵抗素子７２８を配置した場合にチップサイズが大きくなることにより、製造コストが増加してしまうという課題が生じる。
【００２１】
一方で、上記課題を避けるためにベースエピ抵抗素子７２８に使用するベース層のシート抵抗を上げようとすると、同じ層を使用するＨＢＴデバイスのＲＦ特性が劣化してしまう。よって、ベースエピ抵抗素子７２８のシート抵抗を上げることはできない。
【００２２】
例えば、ベースエピ抵抗素子７２８のシート抵抗を上げたために、ＨＢＴのｈFE（直流電流増幅率）が低下することにより、ＲＦ特性のＧａｉｎが劣化するなどの半導体装置の特性が低下してしまうという別の問題が発生してしまう。
【００２３】
上記問題に鑑み、本発明は、高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明に係る半導体装置は、半導体装置であって、半導体基板と、前記半導体基板上に形成された電界効果型トランジスタと、前記半導体基板上に形成されたヘテロ接合バイポーラトランジスタと、前記半導体基板上に形成され、前記ヘテロ接合バイポーラトランジスタのベース層又はサブコレクタ層を用いて形成された抵抗素子と、前記電界効果型トランジスタのチャネル層を用いて形成された配線部を含み、前記電界効果型トランジスタ、前記ヘテロ接合バイポーラトランジスタ及び前記抵抗素子に接続される配線層と、前記配線部と前記ベース層又は前記サブコレクタ層との間の活性層を高抵抗化することにより形成され、当該配線部と前記抵抗素子とを絶縁する高抵抗化領域と、前記半導体基板の主面に水平な方向において、前記配線部の周囲を囲う絶縁性の素子分離領域とを含み、前記抵抗素子は、前記半導体基板の主面に垂直な方向から見て、前記配線部と交差している交差領域を有する。
【００２５】
この構成によれば、本発明に係る半導体装置は、従来における第１配線層と第２配線層とを用いた２層配線と同様の接続関係を、第１配線層とチャネル層を用いた配線部とを用いた２層配線で実現できる。ここで、チャネル層を用いた配線部は、最小線幅及び最小隣接間隔といったマスクルールの制約が、金属を用いた第１配線層及び第２配線層と比較して大幅に緩和される。これにより、本発明に係る半導体装置は、従来と比較して少ない面積に多くの配線を配置することができるので、省面積化に起因する製造コストを低減できる。
【００２６】
さらに、本発明に係る半導体装置では、抵抗素子と配線部との垂直方向は、高抵抗領域により区画されている。これにより、抵抗素子と配線部との交差が可能な構造となっているため、引き回しの制約が増えることはない。
【００２７】
さらに、第１配線層及び第２配線層には、Ａｕ等の貴金属が用いられることが多いが、これらの一部をチャネル層を用いた配線部に置き換えることにより、使用する貴金属の量を削減することができる。これにより、本発明に係る半導体装置は、製造コストを低減できる。
【００２８】
さらに、本発明に係る半導体装置において、従来から用いられている第１配線層及び第２配線層もそのまま使用した場合には、配線レイアウトの自由度が大幅に広がる。これにより、本発明に係る半導体装置は、さらに省面積化を実現できるので、製造コストをさらに低減できる。
【００２９】
また、前記半導体装置は、前記電界効果型トランジスタが形成される電界効果型トランジスタ領域と、前記ヘテロ接合バイポーラトランジスタが形成されるヘテロ接合バイポーラトランジスタ領域と、前記抵抗素子を含む制御回路が形成されるロジック回路領域とを含み、前記素子分離領域は、前記電界効果型トランジスタ領域、前記ヘテロ接合バイポーラトランジスタ領域、及び前記ロジック回路領域の境界に形成され、前記電界効果型トランジスタ領域と、前記ヘテロ接合バイポーラトランジスタ領域と、前記ロジック回路領域とを絶縁し、前記配線部は、前記ロジック回路領域に形成されていてもよい。
【００３０】
この構成によれば、多数の配線及び抵抗素子が密集するロジック回路領域において、チャネル層を用いた配線部を使用することにより、より省面積化を実現できるので、より製造コストを低減できる。
【００３１】
また、前記高抵抗化領域は、前記活性層に第１イオンがイオン注入されることにより高抵抗化された領域であってもよい。
【００３２】
また、前記素子分離領域は、前記活性層の少なくとも一部及び前記チャネル層にイオン注入を行うことにより高抵抗化された領域であってもよい。
【００３３】
この構成によれば、チャネル層を用いた配線部をより小さい最小線幅及び最小隣接間隔で形成することが可能となる。これにより、本発明に係る半導体装置は、より省面積化に起因する製造コストの低減を実現できる。
【００３４】
また、前記交差領域は、前記ヘテロ接合バイポーラトランジスタに含まれる前記ベース層又は前記サブコレクタ層より抵抗値が高くてもよい。
【００３５】
また、前記交差領域は、前記ベース層又は前記サブコレクタ層に前記第１イオンがイオン注入されることにより高抵抗化されていてもよい。
【００３６】
また、前記抵抗素子に含まれる前記交差領域は、当該抵抗素子に含まれる当該交差領域以外の領域より抵抗値が高くてもよい。
【００３７】
また、前記抵抗素子は、前記交差領域以外に、前記ヘテロ接合バイポーラトランジスタの前記ベース層又は前記サブコレクタ層より抵抗値が高い領域を含んでもよい。
【００３８】
この構成によれば、高抵抗化領域を形成するためのイオン注入の条件を最適化することによって、ベース層又はサブコレクタ層のうち抵抗素子として用いる部分の抵抗値を、完全絶縁ではなく、ヘテロ接合バイポーラトランジスタ領域のベース層又はサブコレクタ層に対して数倍のシート抵抗値になるように調整することができる。これにより、抵抗素子のシート抵抗値を、製造工程を追加することなく増加できるので、抵抗素子の面積領域を縮小できる。よって、本発明に係る半導体装置は、さらに製造コストを低減につながる。
【００３９】
また、本発明は、このような半導体装置として実現することができるだけでなく、このような半導体装置を製造する半導体装置の製造方法として実現することができる。
【発明の効果】
【００４０】
以上より、本発明は、高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００４１】
【図１Ａ】本発明の実施の形態１に係る半導体装置の平面図である。
【図１Ｂ】本発明の実施の形態１に係る半導体装置の断面図である。
【図２Ａ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｂ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｃ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｄ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｅ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｆ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図３】本発明の実施の形態１及び実施の形態２に係る半導体装置と従来の半導体装置とのチップサイズを示す図である。
【図４Ａ】本発明の実施の形態２に係る半導体装置の平面図である。
【図４Ｂ】本発明の実施の形態２に係る半導体装置の断面図である。
【図５Ａ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｂ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｃ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｄ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｅ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｆ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図６Ａ】本発明の実施の形態２に係る、イオン注入条件と、注入されたベース層のシート抵抗値及びチャネル層のシート抵抗値との関係を示すグラフである。
【図６Ｂ】本発明の実施の形態２に係る、イオン注入条件と、チャネル層とその上層との間のリーク電流との関係を示すグラフである。
【図７Ａ】従来のＢｉ−ＦＥＴプロセスを用いた、半導体装置の平面図である。
【図７Ｂ】従来のＢｉ−ＦＥＴプロセスを用いた、半導体装置の断面図である。
【発明を実施するための形態】
【００４２】
（実施の形態１）
本発明の実施の形態１に係る半導体装置１００は、ＨＢＴと、ＦＥＴと、ＨＢＴのベース層を使用するベースエピ抵抗素子を含むロジック回路が形成されるロジック回路領域とを含む半導体装置である。この半導体装置１００は、ロジック回路領域の配線として、ＦＥＴのチャネル層を用いた配線部を用いる。これにより、本発明の実施の形態１に係る半導体装置１００は、高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる。
【００４３】
以下、本発明の実施の形態１に係る半導体装置１００について、図面を用いて詳細に説明する。
【００４４】
図１Ａは、本発明の実施の形態１に係る半導体装置１００の平面図である。また、図１Ｂは、図１Ａに示すＡ０−Ａ１面における半導体装置１００の断面図である。
【００４５】
図１Ａ及び図１Ｂに示すように、半導体装置１００は、半絶縁性ＧａＡｓ基板１と、第１配線層１７と、第２配線層１８と、ＨＢＴ領域２２と、ＦＥＴ領域２３と、素子分離領域２４と、ロジック回路領域２５とを備える。
【００４６】
半絶縁性ＧａＡｓ基板１は、複数の半導体素子が形成される半導体基板である。
【００４７】
ＨＢＴ領域２２、ＦＥＴ領域２３、及びロジック回路領域２５は、半絶縁性ＧａＡｓ基板１上に形成される。また、ＨＢＴ領域２２はＨＢＴが形成される領域であり、ＦＥＴ領域２３はＦＥＴが形成される領域である。ここで、ＦＥＴ領域２３に形成されるＦＥＴは、例えば、ヘテロ接合ＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）である。
【００４８】
ロジック回路領域２５は、ベースエピ抵抗素子２８とエンハンスモードの電界効果トランジスタ（図示省略）とを含む制御回路が形成される領域である。
【００４９】
ＨＢＴ領域２２、ＦＥＴ領域２３、及びロジック回路領域２５は、半絶縁性ＧａＡｓ基板１上に、下層側から、以下に示す順番で形成される、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３Ａと、ＩｎＧａＡｓチャネル層４と、ＡｌＧａＡｓ障壁層３Ｂと、ＧａＡｓサブコレクタ兼キャップ層５とを含む。
【００５０】
また、ＨＢＴ領域２２は、ＧａＡｓサブコレクタ兼キャップ層５上に形成されるコレクタ電極１４と、ＧａＡｓサブコレクタ兼キャップ層５上、かつコレクタ電極１４の間に形成されるベースメサ領域２０とを含む。
【００５１】
ベースメサ領域２０は、下層側から、以下に示す順番で形成される、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０と、エミッタ電極１６とを含む。
【００５２】
ここで、ＧａＡｓベース層７とＩｎＧａＰエミッタ層８とは、ＩｎＧａＰ／ＧａＡｓヘテロ接合を形成している。
【００５３】
また、ベースメサ領域２０は、ＧａＡｓベース層７上に形成されるベース電極１５を備える。
【００５４】
また、ＨＢＴ領域２２は、コレクタ電極１４上及びエミッタ電極１６上に形成される第１配線層１７と、第１配線層１７上に形成される第２配線層１８とを含む。
【００５５】
ＦＥＴ領域２３は、ゲート掘り込み領域２１と、ゲート電極１３と、ソース電極１２と、ドレイン電極１１とを含む。
【００５６】
ゲート掘り込み領域２１は、ＧａＡｓサブコレクタ兼キャップ層５を除去された領域である。
【００５７】
ゲート電極１３は、ゲート掘り込み領域２１のＡｌＧａＡｓ障壁層３Ｂ上に形成される。
【００５８】
ソース電極１２及びドレイン電極１１は、ＧａＡｓサブコレクタ兼キャップ層５上に、ゲート電極１３を挟むように形成される。
【００５９】
また、ソース電極１２及びドレイン電極１１上には、当該ソース電極１２及びドレイン電極１１と電気的に接続される第１配線層１７が形成される。
【００６０】
ここで、ゲート電極１３に印加される電圧がＩｎＧａＡｓチャネル層４を走行するキャリアに影響することにより、ドレイン電極１１とソース電極１２との間を流れる電流が制御される。
【００６１】
なお、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３Ａ及び３Ｂと、ＩｎＧａＡｓチャネル層４と、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とは、半導体基板（半絶縁性ＧａＡｓ基板１）上に積層された複数の半導体層であり、活性層として機能する。
【００６２】
素子分離領域２４は、絶縁性の領域であり、ＨＢＴ領域２２とＦＥＴ領域２３とロジック回路領域２５との境界に形成される。この素子分離領域２４は、複数の半導体層にわたってイオン注入されることにより高抵抗化（絶縁化）されている。これにより、素子分離領域２４は、ＨＢＴ領域２２とＦＥＴ領域２３とロジック回路領域２５とを、それぞれ絶縁分離する。また素子分離領域２４はロジック回路領域２５内においてもロジック回路を構成する各素子を絶縁分離するため、適切な場所に配置されている。
【００６３】
ロジック回路領域２５は、配線部２６と、高抵抗化領域２７と、ベースエピ抵抗素子２８と、コンタクト電極３０と、チャネル配線接続電極３１と、第１配線層１７と、エンハンスモードの電界効果トランジスタ（図示省略）とを備える。
【００６４】
配線部２６は、ＩｎＧａＡｓチャネル層４を用いて形成された配線である。また、この配線部２６の水平方向（半絶縁性ＧａＡｓ基板１の主面に対して水平な面方向）は、素子分離領域２４により区画されている。具体的には、素子分離領域２４は、水平方向において、配線部２６の周囲を囲うように形成される。
【００６５】
高抵抗化領域２７は、配線部２６上のＧａＡｓサブコレクタ兼キャップ層５がイオン注入により高抵抗化された領域である。この高抵抗化領域２７は、配線部２６を垂直方向（半絶縁性ＧａＡｓ基板１の主面に対して垂直な方向）に区画する。つまり、高抵抗化領域２７は、配線部２６と、当該配線部２６の上に形成されるベースエピ抵抗素子２８とを絶縁する。
【００６６】
ベースエピ抵抗素子２８は、ＨＢＴのベース層（ＧａＡｓベース層７）として使用されるエピ層を用いて形成された抵抗素子である。このベースエピ抵抗素子２８は、ベースエピ抵抗素子領域２９を含む。
【００６７】
ベースエピ抵抗素子領域２９は、ベースエピ抵抗素子２８の領域のうち、高抵抗化領域２７上に位置する領域である。言い換えると、ベースエピ抵抗素子領域２９は、ベースエピ抵抗素子２８の領域のうち、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差している領域である。つまり、ベースエピ抵抗素子２８と配線部２６とは立体的に交差している。
【００６８】
このベースエピ抵抗素子領域２９は、高抵抗化領域２７を形成するイオン注入の際に、同時にイオン注入されることにより高抵抗化されており、ＨＢＴ領域のＧａＡｓベース層７、及びベースエピ抵抗素子２８の他の領域よりも高いシート抵抗値を有する。例えば、ベースエピ抵抗素子領域２９は、ＨＢＴ領域のＧａＡｓベース層７、及びベースエピ抵抗素子２８の他の領域に対して数倍のシート抵抗値を有する。
【００６９】
コンタクト電極３０は、ベースエピ抵抗素子２８の端部上に形成され、当該ベースエピ抵抗素子２８と第１配線層１７とを電気的に接続する。
【００７０】
チャネル配線接続電極３１は、ＧａＡｓサブコレクタ兼キャップ層５上に形成され、当該ＧａＡｓサブコレクタ兼キャップ層５及びＡｌＧａＡｓ障壁層３Ａを介して、配線部２６と電気的に接続される。また、チャネル配線接続電極３１上には、当該チャネル配線接続電極３１と電気的に接続される第１配線層１７が形成される。
【００７１】
このように、ロジック回路領域２５には、配線部２６、ベースエピ抵抗素子２８、チャネル配線接続電極３１、第１配線層１７、及びエンハンスモードの電界効果トランジスタ（図示省略）等が多数密集して配置されている。
【００７２】
次に、半導体装置１００の製造方法を説明する。図２Ａ〜図２Ｆは、本発明の実施の形態１に係る半導体装置１００の製造工程における断面図である。
【００７３】
最初に、半絶縁性ＧａＡｓ基板１上に、下層より順に、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３Ａと、ＩｎＧａＡｓチャネル層４と、ＡｌＧａＡｓ障壁層３Ｂと、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とをエピタキシャル成長させることにより形成する（図２Ａ）。
【００７４】
次に、図２Ａに示す複数の半導体層に対し、フォトリソグラフィー法を用いてレジストをパターンニングし、その後、レジスト開口部を、ドライエッチング法を用いてエッチングすることでエミッタメサ領域１９を形成する。続いて、ＩｎＧａＡｓチャネル層４を使用する配線部２６を形成したい部分のうち、配線部２６にコンタクトするチャネル配線接続電極３１を形成する部分を除いた部分について、同様にレジストをパターンニングし、その後レジスト開口部に適切なイオン種を適切な注入条件で注入することで、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する（図２Ｂ）。
【００７５】
なお、本製造工程において、高抵抗化領域２７を形成する際に使用するイオン種及び注入条件は、配線部２６を形成する部分より上方の半導体層（ＧａＡｓサブコレクタ兼キャップ層５）が完全に絶縁化するイオン種及び注入条件に最適化されている。なお、このイオン注入の詳細な条件については後述する。
【００７６】
次に、上記エミッタメサ領域１９を形成したときと同様な方法で、ベースメサ領域２０とベースエピ抵抗素子２８とを形成する。なお、予め形成された高抵抗化領域２７とベースエピ抵抗素子２８とが重複する部分については、更にシート抵抗の高いベースエピ抵抗素子領域２９として特別に明示している（図２Ｃ）。
【００７７】
次に、素子間分離を行う場所以外をレジストで保護し、次に、適切な注入条件によりＨｅ＋イオンを注入することで高抵抗化した素子分離領域２４を形成する。これにより、ＨＢＴ領域２２とＦＥＴ領域２３とロジック回路領域２５とを区画するとともに、ロジック回路領域２５内の各素子を区画する。また、ＩｎＧａＡｓチャネル層４の一部が、水平方向を素子分離領域２４に、また垂直方向を高抵抗化領域２７によって区画される。これにより、ＩｎＧａＡｓチャネル層４を使用する配線部２６が形成される（図２Ｄ）。
【００７８】
次に、絶縁膜を形成した後、エミッタ電極１６、ベース電極１５及びコレクタ電極１４を形成する部分の絶縁膜、及びベース電極１５を形成する部分のＩｎＧａＰエミッタ層８を除去する。次に、当該絶縁膜を除去した部分に、ＩｎＧａＡｓエミッタコンタクト層１０にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるエミッタ電極１６と、ＧａＡｓベース層７にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるベース電極１５と、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるコレクタ電極１４とを順次形成する。
【００７９】
次に、ドレイン電極１１、ソース電極１２及びチャネル配線接続電極３１を形成する部分の絶縁膜を除去する。次に、当該絶縁膜を除去した部分に、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるドレイン電極１１、ソース電極１２及びチャネル配線接続電極３１を形成する。さらにゲート電極１３を形成する部分の絶縁膜を除去したうえで、その部分のＧａＡｓサブコレクタ兼キャップ層５を除去することによりゲート掘り込み領域２１を形成する。次に、ゲート掘り込み領域２１に、ＡｌＧａＡｓ障壁層３ＢにコンタクトするＴｉ／Ａｌ／Ｔｉ等からなるゲート電極１３を形成する（図２Ｅ）。
【００８０】
次に、図２Ｅに示す構成の上に絶縁膜を形成した後、形成している各電極へのコンタクト部分を開口して、その上に第１配線層１７を形成する。
【００８１】
次に、第１配線層１７上に絶縁膜を形成した後、第１配線層１７と第２配線層１８とをコンタクトさせる場所の絶縁膜を除去する。次に、第１配線層１７と接続させる部分に第２配線層１８を、メッキ法等を用いて形成する（図２Ｆ）。
【００８２】
最後に、図２Ｆに示す構造の上に最終保護膜を形成した後、各パッド及びスクライブライン部分の保護膜を除去する。
【００８３】
以上の工程により、半導体装置１００が形成される。
以上より、本発明の実施の形態１に係る半導体装置１００及びその製造方法によれば、ＩｎＧａＡｓチャネル層４を使用する配線部２６の形成工程は、ＩｎＧａＡｓチャネル層４の一部が、水平方向を素子分離領域２４に、また垂直方向をイオン注入により形成される、配線部２６を垂直方向に区画する高抵抗化領域２７によって区画されて形成される。これにより、この配線部２６のマスクルール（最小線幅及び最小隣接間隔）は、素子分離領域２４を形成する際に使用するレジストのパターンニング限界寸法のみにより制約される。
【００８４】
一方、厚い金属層を使用する第１配線層１７及び第２配線層１８については、膜厚の厚いレジストを使用しなければならないため、パターンニング限界寸法が広くなってしまううえに、後の工程のリフトオフ性を保障するための条件も制約条件に加えられる。
【００８５】
よって、第１配線層１７及び第２配線層１８と比較して、ＩｎＧａＡｓチャネル層４を使用する配線部２６のほうが狭い領域に配線を多数配置できる。これにより、第１配線層１７及び第２配線層１８の一部を、ＩｎＧａＡｓチャネル層４を使用する配線部２６に置き換えることにより、チップサイズの省面積化を実現できる。よって、半導体装置１００の製造コストを削減できる。また、これによりＡｕ等の貴金属を使用する第１配線層１７及び第２配線層１８の面積が削減できるので、材料費の面からも製造コストを削減できる。
【００８６】
なお、本発明の実施の形態１において、図２Ｄに記載されたベース電極１５を形成する工程において、ベース電極１５の最下層にＰｔ等の半導体層に拡散する材料を採用したうえで、ＩｎＧａＰエミッタ層８を除去せずに、当該ＩｎＧａＰエミッタ層８上にベース電極１５を形成してもよい。
【００８７】
また、本発明の実施の形態１において、図２Ｄに記載されたコレクタ電極１４、ソース電極１２、ドレイン電極１１及びチャネル配線接続電極３１を形成する工程は、電極を形成する部分の層間膜（絶縁膜）除去工程を含めて１つのマスクで同時に実施するようにしてもよい。この同時形成により、本発明の実施の形態１に係る半導体装置１００の製造方法において、従来の製造方法からの追加となるのは、イオン注入により、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する１つの工程のみである。つまり、製造方法の追加に伴うコストアップは殆ど無い。
【００８８】
以下、本発明の実施の形態１に係る半導体装置１００のチップサイズの縮小効果について述べる。
【００８９】
図３は、本発明の実施の形態１に係る半導体装置１００と、後述する実施の形態２に係る半導体装置２００と、従来の半導体装置とのチップサイズの比較例を示す図である。図３の横軸は、半導体装置の種別を示しており左が従来の半導体装置、真ん中が本発明の実施の形態１に係る半導体装置１００、右が本発明の実施の形態２に係る半導体装置２００を示している。また、図３の縦軸は、従来の半導体装置のチップサイズを１００とした場合の、各半導体装置のチップサイズを示している。
【００９０】
なお、図３に示すチップサイズは、ある回路構成をもとに、本発明を適用した場合を示すものであり、チップサイズの数値はあくまで参考値であり、具体的なチップサイズは、回路構成によって異なる。
【００９１】
本発明の実施の形態１に係る半導体装置１００は、ロジック回路領域２５に、ベースエピ抵抗素子２８とＩｎＧａＡｓチャネル層４を使用した配線部２６とが形成され、しかもそれらが一部交差した領域を有して形成されていることにより、図３に示すように、同じ回路構成を保持しつつも、大幅にチップサイズが削減できていることが分かる。
【００９２】
以上のことから、本発明の実施の形態１に係る半導体装置１００は、高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、省面積化及び材料費削減に起因する製造コストの低減を実現できる。
【００９３】
（実施の形態２）
本発明の実施の形態２に係る半導体装置２００は、上述した実施の形態１に係る半導体装置１００の変形例である。この半導体装置２００は、ベースエピ抵抗素子２８のＩｎＧａＡｓチャネル層４を使用する配線部２６と交差する部分だけでなく、ベースエピ抵抗素子２８の全ての領域が、ＩｎＧａＡｓチャネル層４を垂直方向に区画する高抵抗化領域２７を形成する際に、同時にイオン注入されたベースエピ抵抗素子領域２９である。これにより、本発明の実施の形態２に係る半導体装置２００は、ベースエピ抵抗素子２８の抵抗として使用する層のシート抵抗を上昇できるので、ベースエピ抵抗素子２８を省面積化できる。これにより、本発明の実施の形態２に係る半導体装置２００は、さらに、製造コストを低減できる。
【００９４】
以下、本発明の実施の形態２に係る半導体装置２００について、図面を用いて詳細に説明する。
【００９５】
図４Ａは、本発明の実施の形態２に係る半導体装置２００の平面図である。また、図４Ｂは、図４Ａに示すＢ０−Ｂ１面における半導体装置２００の断面図である。
【００９６】
図４Ａ及び図４Ｂに示すように、半導体装置２００は、半絶縁性ＧａＡｓ基板１と、ドレイン電極１１と、ソース電極１２と、ゲート電極１３と、コレクタ電極１４と、ベース電極１５と、エミッタ電極１６と、第１配線層１７と、第２配線層１８と、ＨＢＴ領域２２と、ＦＥＴ領域２３と、素子分離領域２４と、ロジック回路領域２５と、ＩｎＧａＡｓチャネル層４を使用する配線部２６と、イオン注入により形成され、配線部２６を垂直方向に区画する高抵抗化領域２７と、シート抵抗の高いベースエピ抵抗素子領域２９と、チャネル配線接続電極３１とを備える。
【００９７】
なお、図４Ａ及び図４Ｂに示す半導体装置２００は、図１Ａ及び図１Ｂに示す半導体装置１００と比較して、ベースエピ抵抗素子２８の全てに配線部２６を垂直方向に区画するためのイオン注入が施されている点のみが異なる。つまり、半導体装置２００には、通常のベースエピ抵抗素子２８が存在せず、全てが更にシート抵抗の高いベースエピ抵抗素子領域２９となっている。また、図１Ａ及び図１Ｂに示す半導体装置１００と同じ点は説明を省略し、以下、異なる点のみ説明する。
【００９８】
なお、本発明においては、ロジック回路領域２５及びその他の領域を問わず、チップ上に形成される全てのベースエピ抵抗素子２８に対し、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する際のイオン注入が同時に施されている。そのため、ベースエピ抵抗素子の全てがシート抵抗の高いベースエピ抵抗素子領域２９となっている。これにより、図１Ａ及び図１Ｂに示したベースエピ抵抗素子２８と比較して、図４Ａ及び図４Ｂに示すベースエピ抵抗素子は、同一の抵抗値を省面積で実現できる。これにより、本発明の実施の形態２に係る半導体装置２００は、実施の形態１に係る半導体装置１００よりもさらに省面積化を実現できるので、さらに製造コストを削減できる。
【００９９】
なお、ここでは、ベースエピ抵抗素子２８の全ての領域がシート抵抗の高いベースエピ抵抗素子領域２９となる例を示すが、ベースエピ抵抗素子２８は、高抵抗化されていない領域を含んでもよい。
【０１００】
次に、図４Ａ及び図４Ｂに記載された半導体装置２００の製造方法を説明する。図５Ａ〜図５Ｆは、本発明の実施の形態２に係る半導体装置２００の製造工程における断面図である。
【０１０１】
最初に、半絶縁性ＧａＡｓ基板１上に、下層より順に、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３Ａと、ＩｎＧａＡｓチャネル層４と、ＡｌＧａＡｓ障壁層３Ｂと、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とをエピタキシャル成長させることにより形成する（図５Ａ）。
【０１０２】
次に、図５Ａに示す複数の半導体層に対し、フォトリソグラフィー法を用いてレジストをパターンニングし、その後、レジスト開口部を、ドライエッチング法を用いてエッチングすることでエミッタメサ領域１９を形成する。続いて、ＩｎＧａＡｓチャネル層４を使用する配線部２６を形成したい部分のうち、配線部２６にコンタクトするチャネル配線接続電極３１を形成する部分を除いた部分について、同様にレジストをパターンニングし、その後レジスト開口部に適切なイオン種を適切な注入条件で注入することで、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する（図５Ｂ）。
【０１０３】
なお、本製造工程において、高抵抗化領域２７を形成する際に使用するイオン種及び注入条件は、配線部２６を形成する部分より上方の半導体層（ＧａＡｓサブコレクタ兼キャップ層５）が完全に絶縁化するイオン種及び注入条件に最適化されている。
【０１０４】
次に、上記エミッタメサ領域１９を形成したときと同様な方法で、ベースメサ領域２０とベースエピ抵抗素子領域２９とを形成する。なお、予め形成された高抵抗化領域２７がすべてのベースエピ抵抗素子に対して重複しているため、通常のベースエピ抵抗素子２８として示される部分は存在しない（図５Ｃ）。
【０１０５】
次に、素子間分離を行う場所以外をレジストで保護し、次に、適切な注入条件によりＨｅ＋イオンを注入することで高抵抗化した素子分離領域２４を形成する。これにより、ＨＢＴ領域２２とＦＥＴ領域２３とロジック回路領域２５とを区画するとともに、ロジック回路領域２５内の各素子を区画する。また、ＩｎＧａＡｓチャネル層４の一部が、水平方向を素子分離領域２４に、また垂直方向を高抵抗化領域２７によって区画される。これにより、ＩｎＧａＡｓチャネル層４を使用する配線部２６が形成される（図５Ｄ）。
【０１０６】
次に、絶縁膜を形成した後、エミッタ電極１６、ベース電極１５及びコレクタ電極１４を形成する部分の絶縁膜、及びベース電極１５を形成する部分のＩｎＧａＰエミッタ層８を除去する。次に、当該絶縁膜を除去した部分に、ＩｎＧａＡｓエミッタコンタクト層１０にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるエミッタ電極１６と、ＧａＡｓベース層７にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるベース電極１５と、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるコレクタ電極１４とを順次形成する。
【０１０７】
次に、ドレイン電極１１、ソース電極１２及びチャネル配線接続電極３１を形成する部分の絶縁膜を除去する。次に、当該絶縁膜を除去した部分に、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるドレイン電極１１、ソース電極１２及びチャネル配線接続電極３１を形成する。さらにゲート電極１３を形成する部分の絶縁膜を除去したうえで、その部分のＧａＡｓサブコレクタ兼キャップ層５を除去することによりゲート掘り込み領域２１を形成する。次に、ゲート掘り込み領域２１に、ＡｌＧａＡｓ障壁層３ＢにコンタクトするＴｉ／Ａｌ／Ｔｉ等からなるゲート電極１３を形成する（図５Ｅ）。
【０１０８】
次に、図５Ｅに示す構成の上に絶縁膜を形成した後、形成している各電極へのコンタクト部分を開口して、その上に第１配線層１７を形成する。
【０１０９】
次に、第１配線層１７上に絶縁膜を形成した後、第１配線層１７と第２配線層１８とをコンタクトさせる場所の絶縁膜を除去する。次に、第１配線層１７と接続させる部分に第２配線層１８を、メッキ法等を用いて形成する（図５Ｆ）。
【０１１０】
最後に、図２Ｆに示す構造の上に最終保護膜を形成した後、各パッド及びスクライブライン部分の保護膜を除去する。
【０１１１】
以上の工程により、半導体装置２００が形成される。
以下、本発明の実施の形態１及び２において、高抵抗化領域２７を形成する際に使用するイオン注入のイオン種及び注入条件について説明する。
【０１１２】
図６Ａは、イオン注入条件と、イオン注入されたＧａＡｓベース層７及びＩｎＧａＡｓチャネル層４のシート抵抗とを示すグラフである。また、図６Ｂは、イオン注入条件と、ＩｎＧａＡｓチャネル層４と上層（ＧａＡｓベース層７）との間のリーク電流とを示すグラフである。また、図６Ａ及び図６Ｂの横軸はイオン注入の注入エネルギーである。また、図６Ａの縦軸はシート抵抗値であり、図６Ｂの縦軸はリーク電流である。
【０１１３】
ここで、上述した本発明の実施の形態１及び２に係る半導体装置１００及び２００では、高抵抗化領域２７を形成する際に使用するイオン注入のイオン種及び注入条件は、図６Ａ及び図６Ｂに例示する、イオン注入されたＧａＡｓベース層７のシート抵抗５１及び５２、ＩｎＧａＡｓチャネル層４のシート抵抗５３及び５４、ＩｎＧａＡｓチャネル層４とその上層の間のリーク電流５５及び５６等を勘案して条件が最適化されている。
【０１１４】
具体的には、第１の条件として、ＩｎＧａＡｓチャネル層４とその上層との間のリーク電流５５及び５６は、十分に小さい必要がある。つまり、高抵抗化領域２７が絶縁化される必要がある。例えば、このリーク電流５５及び５６を０．０１以下にしたい場合には、図６Ｂに示すように、イオン種Ａをイオン注入加速度エネルギー５０〜１５０ｋｅＶの条件でイオン注入すればよい。
【０１１５】
また、第２の条件として、ＩｎＧａＡｓチャネル層４のシート抵抗値は、イオン注入しない場合から変化しないことが好ましい。よって、図６Ａに示すように、イオン種Ａをイオン注入加速度エネルギー１２５ｋｅＶ以下の条件でイオン注入する、又はイオン種Ｂをイオン注入すればよい。
【０１１６】
また、第３の条件として、ＧａＡｓベース層７（ベースエピ抵抗素子領域２９）のシート抵抗値を所望の高抵抗値にする必要がある。よって、上記条件１及び２を満たす範囲内で、所望のシート抵抗値を実現できる条件を選択すればよい。この例では、イオン種Ａをイオン注入加速度エネルギー５０〜１２５ｋｅＶの条件のうち、所望のシート抵抗値を実現できる条件を選択すればよい。
【０１１７】
例えば、ベースエピ抵抗素子領域２９のシート抵抗値をＨＢＴ領域２２のＧａＡｓベース層７の１０倍程度にする場合には、イオン種Ａをイオン注入加速度エネルギー１２５ｋｅＶ程度の条件でイオン注入すればよい。
【０１１８】
なお、高抵抗化領域２７を形成する際に複数のイオン種をイオン注入してもよい。
以上のようにして形成された本発明の実施の形態２に係る半導体装置２００では、ロジック回路領域２５及びその他の領域を問わず、チップ上全てのベースエピ抵抗素子に対して、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する際のイオン注入が施されている。これにより、全てのベースエピ抵抗素子がシート抵抗の高いベースエピ抵抗素子領域２９となっている。よって、半導体装置２００は、同一の抵抗値をより省面積で実現できる。
【０１１９】
以下、本発明の実施の形態２に係る半導体装置２００のチップサイズの縮小効果について述べる。
【０１２０】
図３に、本発明の実施の形態１及び実施の形態２に係る半導体装置１００及び２００と従来の半導体装置とのチップサイズの比較例を示している。図３に示すように、本発明の実施の形態２に係る半導体装置２００は、実施の形態１に係る半導体装置１００よりもさらにチップサイズの省面積化が可能であることが分かる。
【０１２１】
さらに、図６Ａ及び図６Ｂに示す関係を参考にしてベースエピ抵抗素子のシート抵抗を調整することができる。よって、特性、制御性及び製造コスト等を勘案した上で、複数のイオン種を異なる条件で打ち込むなどより、ベースエピ抵抗素子のシート抵抗が高抵抗になるような最適な条件を使用することにより、更なる省面積化を図ることも可能である。
【０１２２】
さらに、このベースエピ抵抗素子領域２９のシート抵抗増大は、当然ながらＨＢＴデバイスとして使用する部分のＧａＡｓベース層７にはまったく影響を与えない。よって、ＨＢＴデバイスの高周波特性が損なわれることはまったく無い。
【０１２３】
また、図３に示すように、ロジック回路領域２５に限らず、チップ上全てのベースエピ抵抗素子に対して、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する際のイオン注入を施すことにより、さらに、チップサイズを縮小できる。
【０１２４】
以上のことから、本発明の実施の形態２に係る半導体装置２００は、省面積化に起因する製造コスト低減を実現できる。
【０１２５】
以上、本発明に係る半導体装置及びその製造方法について、実施の形態１及び２に基づいて説明したが、本発明は、これらの実施の形態１及び２に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を任意に組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１２６】
例えば、上記で示した各構成要素の材料は一例であり、同様の効果を得ることができる他の材料を用いてもよい。
【０１２７】
また、上記各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０１２８】
また、上記説明では、ＨＢＴのベース層（ＧａＡｓベース層７）として使用されるエピ層を用いて形成されたベースエピ抵抗素子２８を備える半導体装置１００及び２００について説明したが、本発明は、ＨＢＴのサブコレクタ層（ＧａＡｓサブコレクタ兼キャップ層５）として使用されるエピ層を用いて形成されたコレクタエピ抵抗素子を備える半導体装置にも同様に適用できる。
【０１２９】
この場合、当該コレクタエピ抵抗素子と配線部２６とを垂直方向に絶縁する高抵抗化領域は、当該コレクタエピ抵抗素子と配線部２６との間の活性層であるＧａＡｓサブコレクタ兼キャップ層５の下層側の一部及びＡｌＧａＡｓ障壁層３Ｂのうち少なくとも一方をイオン注入により高抵抗化した領域となる。
【０１３０】
なお、一般に、ベースエピ抵抗素子２８のシート抵抗値は数百Ω／□であり、コレクタエピ抵抗素子のシート抵抗値は数十Ω／□である。このように、ベースエピ抵抗素子２８のほうが、コレクタエピ抵抗素子よりシート抵抗値が高い。また、コレクタエピ抵抗素子を用いる場合に比べ、ベースエピ抵抗素子２８を用いる場合のほうが、高抵抗化領域２７の形成が容易である。これらの理由から、ベースエピ抵抗素子２８を備える半導体装置に本発明を適用することがより好ましい。
【産業上の利用可能性】
【０１３１】
本発明は、高周波帯域で動作する半導体装置及びその製造方法に有用であり、特に電界効果トランジスタをスイッチング素子として使用した半導体装置に最適である。
【符号の説明】
【０１３２】
１、７０１ 半絶縁性ＧａＡｓ基板
２、７０２ ＧａＡｓ／ＡｌＧａＡｓ超格子層
３Ａ、３Ｂ、７０３Ａ、７０３Ｂ ＡｌＧａＡｓ障壁層
４、７０４ ＩｎＧａＡｓチャネル層
５、７０５ ＧａＡｓサブコレクタ兼キャップ層
６、７０６ ＧａＡｓコレクタ層
７、７０７ ＧａＡｓベース層
８、７０８ ＩｎＧａＰエミッタ層
９、７０９ ＧａＡｓエミッタキャップ層
１０、７１０ ＩｎＧａＡｓエミッタコンタクト層
１１、７１１ ドレイン電極
１２、７１２ ソース電極
１３、７１３ ゲート電極
１４、７１４ コレクタ電極
１５、７１５ ベース電極
１６、７１６ エミッタ電極
１７、７１７ 第１配線層
１８、７１８ 第２配線層
１９ エミッタメサ領域
２０、７２０ ベースメサ領域
２１ ゲート掘り込み領域
２２、７２２ ＨＢＴ領域
２３、７２３ ＦＥＴ領域
２４、７２４ 素子分離領域
２５、７２５ ロジック回路領域
２６ 配線部
２７ 高抵抗化領域
２８、７２８ ベースエピ抵抗素子
２９ ベースエピ抵抗素子領域
３０、７３０ コンタクト電極
３１ チャネル配線接続電極
５１、５２、５３、５４ シート抵抗
５５、５６ リーク電流
１００、２００、７００ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にヘテロ接合バイポーラトランジスタと電界効果トランジスタとを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族化合物半導体は、Ｓｉ（シリコン）半導体に比べて電子移動度が高いという特徴を有する。これにより、ＩＩＩ−Ｖ族化合物半導体は、高速動作及び高効率動作を要求されるデバイスに多用されている。なかでも、エミッタ−ベース間の接合にヘテロ接合を用いたヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＢＴと記す）は、エミッタ層のバンドギャップがベース層のバンドギャップよりも広い。これにより、ＨＢＴは、高周波特性に優れ、かつ低歪みの信号増幅が可能で、かつ単一電源での使用ができる等の優れた特徴を持つ。よって、ＨＢＴは、携帯電話用のパワーアンプをはじめとした高周波帯域で動作する半導体部品として幅広く使用されるようになってきた。
【０００３】
しかしながら、近年の携帯電話端末は、マルチバンド化、及び、より複雑な動作制御が求められる一方で、製造コストを抑えるための部品点数の削減が求められている。よって、携帯電話用の半導体部品は、これらの相反する要求を同時に満たさなければならない。
【０００４】
この要求を実現するために、最近では、ＨＢＴと電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと記す）とを同一半導体チップ上に形成するＢｉ−ＦＥＴプロセス技術の研究開発が進められている。このＢｉ−ＦＥＴプロセス技術により、高周波信号の増幅用回路とスイッチング用回路とをワンチップで実現できる。
【０００５】
さらに、マルチバンド化の進展に伴い、将来的には多バンド間の複雑なスイッチング機能をもワンチップで実現させるために、ＨＢＴとＦＥＴとに加え、ロジック回路等の制御回路部分についても同一チップ上に形成されるようになる見込みである。
【０００６】
例えば、ＨＢＴと、制御回路等に用いることができる抵抗素子とを同一チップ上に形成する技術として、特許文献１に記載の技術がある。
【０００７】
以下に、従来のＢｉ−ＦＥＴプロセスから想定される、ＨＢＴとＦＥＴとロジック回路とを同一チップ上に形成した半導体装置７００について説明する。
【０００８】
図７Ａは、半導体装置７００の平面図であり、図７Ｂは、図７ＡのＣ０−Ｃ１面における半導体装置７００の断面図である。
【０００９】
図７Ａ及び図７Ｂに示すように、半導体装置７００は、半絶縁性ＧａＡｓ基板７０１と、ＨＢＴ領域７２２と、ＦＥＴ領域７２３と、素子分離領域７２４と、ロジック回路領域７２５とを含む。
【００１０】
ＨＢＴ領域７２２は、半絶縁性ＧａＡｓ基板７０１の上に形成される。このＨＢＴ領域７２２は、半絶縁性ＧａＡｓ基板７０１側から以下に示す順番で形成される、ＧａＡｓ／ＡｌＧａＡｓ超格子層７０２と、ＡｌＧａＡｓ障壁層７０３Ａと、ＩｎＧａＡｓチャネル層７０４と、ＡｌＧａＡｓ障壁層７０３Ｂと、ＧａＡｓサブコレクタ兼キャップ層７０５と、コレクタ電極７１４と、第１配線層７１７と、第２配線層７１８とを含む。また、ＨＢＴ領域７２２は、コレクタ電極７１４の間に形成されるベースメサ領域７２０を含む。
【００１１】
ベースメサ領域７２０は、ＧａＡｓサブコレクタ兼キャップ層７０５の上に形成される。この、ベースメサ領域７２０は、ＧａＡｓサブコレクタ兼キャップ層７０５側から以下に示す順番で形成される、ＧａＡｓコレクタ層７０６と、ＧａＡｓベース層７０７と、ＩｎＧａＰエミッタ層７０８と、ＧａＡｓエミッタキャップ層７０９と、ＩｎＧａＡｓエミッタコンタクト層７１０と、エミッタ電極７１６とを含む。また、ベースメサ領域７２０は、エミッタ電極７１６の間であり、かつＧａＡｓベース層７０７の表面に形成されるベース電極７１５と、エミッタ電極７１６及びベース電極７１５の上に形成される第１配線層７１７とを含む。
【００１２】
ＦＥＴ領域７２３は、ＧａＡｓ／ＡｌＧａＡｓ超格子層７０２と、ＡｌＧａＡｓ障壁層７０３Ａと、ＩｎＧａＡｓチャネル層７０４と、ＡｌＧａＡｓ障壁層７０３Ｂと、ＧａＡｓサブコレクタ兼キャップ層７０５と、ドレイン電極７１１と、ソース電極７１２と、ゲート電極７１３と、第１配線層７１７とを含む。
【００１３】
ロジック回路領域７２５は、ベースエピ抵抗素子７２８と、ベースエピ抵抗素子７２８に接続されるコンタクト電極７３０と、第１配線層７１７と、第２配線層７１８と、エンハンスモードの電界効果トランジスタ（図示省略）とを含む。
【００１４】
なお、ＨＢＴ領域７２２と、ＦＥＴ領域７２３と、ロジック回路領域７２５との間には素子分離領域７２４が形成されている。この素子分離領域７２４により、それぞれの領域間は絶縁分離される。また素子分離領域７２４は、ロジック回路領域７２５内においてロジック回路を構成する各素子を絶縁分離するように適切な場所に配置されている。
【００１５】
また、Ｂｉ−ＦＥＴプロセスで形成されるデバイスの構造において、最下層の半絶縁性ＧａＡｓ基板７０１に対するＨＢＴ及びＦＥＴの配置がポイントとなる。現在では半絶縁性ＧａＡｓ基板７０１を下側とした場合の上層側にＨＢＴを、下層側にＦＥＴを配置する構造がプロセス難易度の観点等から一般的となっている。
【００１６】
また、従来のＢｉ−ＦＥＴプロセスを使用して、ロジック回路領域７２５を、ＨＢＴ及びＦＥＴと同一チップ上に形成する際には、当該チップは、ＨＢＴ及びＦＥＴデバイスと、それらに接続される第１配線層７１７及び第２配線層７１８と、ＨＢＴのベース層（ＧａＡｓベース層７０７）として使用されるエピ層を利用したベースエピ抵抗素子７２８とを含むことになる。
【００１７】
さらに、ロジック回路領域７２５には、その構成上、非常に多くの配線及び抵抗素子等を配置する必要があるため、非常に密集したレイアウトになる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平１０−１０７０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、ロジック回路領域７２５を形成する際に使用する第１配線層７１７及び第２配線層７１８は、前述のようにＨＢＴ及びＦＥＴデバイスへの接続に使用されている。よって、第１配線層７１７及び第２配線層７１８を通過するＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号の劣化を防ぐ為に、第１配線層７１７及び第２配線層７１８に膜厚の厚い金属を使う必要がある。ここで、膜厚の厚い金属配線は、パターン形成に対するマスクルールの制約（最小隣接間隔ＬＡ及びＬＢと最小幅）が厳しい。よって、半導体装置７００では、第１配線層７１７及び第２配線層７１８を用いて配線を多く配置した場合にチップサイズが大きくなることにより、製造コストが増加してしまうという課題が生じる。
【００２０】
また、ロジック回路領域７２５に含まれる抵抗素子として使用されるベースエピ抵抗素子７２８はシート抵抗が高くないため、各ベースエピ抵抗素子７２８のサイズが大きくなる。結果として、半導体装置７００では、多数のベースエピ抵抗素子７２８を配置した場合にチップサイズが大きくなることにより、製造コストが増加してしまうという課題が生じる。
【００２１】
一方で、上記課題を避けるためにベースエピ抵抗素子７２８に使用するベース層のシート抵抗を上げようとすると、同じ層を使用するＨＢＴデバイスのＲＦ特性が劣化してしまう。よって、ベースエピ抵抗素子７２８のシート抵抗を上げることはできない。
【００２２】
例えば、ベースエピ抵抗素子７２８のシート抵抗を上げたために、ＨＢＴのｈFE（直流電流増幅率）が低下することにより、ＲＦ特性のＧａｉｎが劣化するなどの半導体装置の特性が低下してしまうという別の問題が発生してしまう。
【００２３】
上記問題に鑑み、本発明は、高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明に係る半導体装置は、半導体装置であって、半導体基板と、前記半導体基板上に形成された電界効果型トランジスタと、前記半導体基板上に形成されたヘテロ接合バイポーラトランジスタと、前記半導体基板上に形成され、前記ヘテロ接合バイポーラトランジスタのベース層又はサブコレクタ層を用いて形成された抵抗素子と、前記電界効果型トランジスタのチャネル層を用いて形成された配線部を含み、前記電界効果型トランジスタ、前記ヘテロ接合バイポーラトランジスタ及び前記抵抗素子に接続される配線層と、前記配線部と前記ベース層又は前記サブコレクタ層との間の活性層を高抵抗化することにより形成され、当該配線部と前記抵抗素子とを絶縁する高抵抗化領域と、前記半導体基板の主面に水平な方向において、前記配線部の周囲を囲う絶縁性の素子分離領域とを含み、前記抵抗素子は、前記半導体基板の主面に垂直な方向から見て、前記配線部と交差している交差領域を有する。
【００２５】
この構成によれば、本発明に係る半導体装置は、従来における第１配線層と第２配線層とを用いた２層配線と同様の接続関係を、第１配線層とチャネル層を用いた配線部とを用いた２層配線で実現できる。ここで、チャネル層を用いた配線部は、最小線幅及び最小隣接間隔といったマスクルールの制約が、金属を用いた第１配線層及び第２配線層と比較して大幅に緩和される。これにより、本発明に係る半導体装置は、従来と比較して少ない面積に多くの配線を配置することができるので、省面積化に起因する製造コストを低減できる。
【００２６】
さらに、本発明に係る半導体装置では、抵抗素子と配線部との垂直方向は、高抵抗領域により区画されている。これにより、抵抗素子と配線部との交差が可能な構造となっているため、引き回しの制約が増えることはない。
【００２７】
さらに、第１配線層及び第２配線層には、Ａｕ等の貴金属が用いられることが多いが、これらの一部をチャネル層を用いた配線部に置き換えることにより、使用する貴金属の量を削減することができる。これにより、本発明に係る半導体装置は、製造コストを低減できる。
【００２８】
さらに、本発明に係る半導体装置において、従来から用いられている第１配線層及び第２配線層もそのまま使用した場合には、配線レイアウトの自由度が大幅に広がる。これにより、本発明に係る半導体装置は、さらに省面積化を実現できるので、製造コストをさらに低減できる。
【００２９】
また、前記半導体装置は、前記電界効果型トランジスタが形成される電界効果型トランジスタ領域と、前記ヘテロ接合バイポーラトランジスタが形成されるヘテロ接合バイポーラトランジスタ領域と、前記抵抗素子を含む制御回路が形成されるロジック回路領域とを含み、前記素子分離領域は、前記電界効果型トランジスタ領域、前記ヘテロ接合バイポーラトランジスタ領域、及び前記ロジック回路領域の境界に形成され、前記電界効果型トランジスタ領域と、前記ヘテロ接合バイポーラトランジスタ領域と、前記ロジック回路領域とを絶縁し、前記配線部は、前記ロジック回路領域に形成されていてもよい。
【００３０】
この構成によれば、多数の配線及び抵抗素子が密集するロジック回路領域において、チャネル層を用いた配線部を使用することにより、より省面積化を実現できるので、より製造コストを低減できる。
【００３１】
また、前記高抵抗化領域は、前記活性層に第１イオンがイオン注入されることにより高抵抗化された領域であってもよい。
【００３２】
また、前記素子分離領域は、前記活性層の少なくとも一部及び前記チャネル層にイオン注入を行うことにより高抵抗化された領域であってもよい。
【００３３】
この構成によれば、チャネル層を用いた配線部をより小さい最小線幅及び最小隣接間隔で形成することが可能となる。これにより、本発明に係る半導体装置は、より省面積化に起因する製造コストの低減を実現できる。
【００３４】
また、前記交差領域は、前記ヘテロ接合バイポーラトランジスタに含まれる前記ベース層又は前記サブコレクタ層より抵抗値が高くてもよい。
【００３５】
また、前記交差領域は、前記ベース層又は前記サブコレクタ層に前記第１イオンがイオン注入されることにより高抵抗化されていてもよい。
【００３６】
また、前記抵抗素子に含まれる前記交差領域は、当該抵抗素子に含まれる当該交差領域以外の領域より抵抗値が高くてもよい。
【００３７】
また、前記抵抗素子は、前記交差領域以外に、前記ヘテロ接合バイポーラトランジスタの前記ベース層又は前記サブコレクタ層より抵抗値が高い領域を含んでもよい。
【００３８】
この構成によれば、高抵抗化領域を形成するためのイオン注入の条件を最適化することによって、ベース層又はサブコレクタ層のうち抵抗素子として用いる部分の抵抗値を、完全絶縁ではなく、ヘテロ接合バイポーラトランジスタ領域のベース層又はサブコレクタ層に対して数倍のシート抵抗値になるように調整することができる。これにより、抵抗素子のシート抵抗値を、製造工程を追加することなく増加できるので、抵抗素子の面積領域を縮小できる。よって、本発明に係る半導体装置は、さらに製造コストを低減につながる。
【００３９】
また、本発明は、このような半導体装置として実現することができるだけでなく、このような半導体装置を製造する半導体装置の製造方法として実現することができる。
【発明の効果】
【００４０】
以上より、本発明は、高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００４１】
【図１Ａ】本発明の実施の形態１に係る半導体装置の平面図である。
【図１Ｂ】本発明の実施の形態１に係る半導体装置の断面図である。
【図２Ａ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｂ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｃ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｄ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｅ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図２Ｆ】本発明の実施の形態１に係る半導体装置の製造工程における断面図である。
【図３】本発明の実施の形態１及び実施の形態２に係る半導体装置と従来の半導体装置とのチップサイズを示す図である。
【図４Ａ】本発明の実施の形態２に係る半導体装置の平面図である。
【図４Ｂ】本発明の実施の形態２に係る半導体装置の断面図である。
【図５Ａ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｂ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｃ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｄ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｅ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図５Ｆ】本発明の実施の形態２に係る半導体装置の製造工程における断面図である。
【図６Ａ】本発明の実施の形態２に係る、イオン注入条件と、注入されたベース層のシート抵抗値及びチャネル層のシート抵抗値との関係を示すグラフである。
【図６Ｂ】本発明の実施の形態２に係る、イオン注入条件と、チャネル層とその上層との間のリーク電流との関係を示すグラフである。
【図７Ａ】従来のＢｉ−ＦＥＴプロセスを用いた、半導体装置の平面図である。
【図７Ｂ】従来のＢｉ−ＦＥＴプロセスを用いた、半導体装置の断面図である。
【発明を実施するための形態】
【００４２】
（実施の形態１）
本発明の実施の形態１に係る半導体装置１００は、ＨＢＴと、ＦＥＴと、ＨＢＴのベース層を使用するベースエピ抵抗素子を含むロジック回路が形成されるロジック回路領域とを含む半導体装置である。この半導体装置１００は、ロジック回路領域の配線として、ＦＥＴのチャネル層を用いた配線部を用いる。これにより、本発明の実施の形態１に係る半導体装置１００は、高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる。
【００４３】
以下、本発明の実施の形態１に係る半導体装置１００について、図面を用いて詳細に説明する。
【００４４】
図１Ａは、本発明の実施の形態１に係る半導体装置１００の平面図である。また、図１Ｂは、図１Ａに示すＡ０−Ａ１面における半導体装置１００の断面図である。
【００４５】
図１Ａ及び図１Ｂに示すように、半導体装置１００は、半絶縁性ＧａＡｓ基板１と、第１配線層１７と、第２配線層１８と、ＨＢＴ領域２２と、ＦＥＴ領域２３と、素子分離領域２４と、ロジック回路領域２５とを備える。
【００４６】
半絶縁性ＧａＡｓ基板１は、複数の半導体素子が形成される半導体基板である。
【００４７】
ＨＢＴ領域２２、ＦＥＴ領域２３、及びロジック回路領域２５は、半絶縁性ＧａＡｓ基板１上に形成される。また、ＨＢＴ領域２２はＨＢＴが形成される領域であり、ＦＥＴ領域２３はＦＥＴが形成される領域である。ここで、ＦＥＴ領域２３に形成されるＦＥＴは、例えば、ヘテロ接合ＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）である。
【００４８】
ロジック回路領域２５は、ベースエピ抵抗素子２８とエンハンスモードの電界効果トランジスタ（図示省略）とを含む制御回路が形成される領域である。
【００４９】
ＨＢＴ領域２２、ＦＥＴ領域２３、及びロジック回路領域２５は、半絶縁性ＧａＡｓ基板１上に、下層側から、以下に示す順番で形成される、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３Ａと、ＩｎＧａＡｓチャネル層４と、ＡｌＧａＡｓ障壁層３Ｂと、ＧａＡｓサブコレクタ兼キャップ層５とを含む。
【００５０】
また、ＨＢＴ領域２２は、ＧａＡｓサブコレクタ兼キャップ層５上に形成されるコレクタ電極１４と、ＧａＡｓサブコレクタ兼キャップ層５上、かつコレクタ電極１４の間に形成されるベースメサ領域２０とを含む。
【００５１】
ベースメサ領域２０は、下層側から、以下に示す順番で形成される、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０と、エミッタ電極１６とを含む。
【００５２】
ここで、ＧａＡｓベース層７とＩｎＧａＰエミッタ層８とは、ＩｎＧａＰ／ＧａＡｓヘテロ接合を形成している。
【００５３】
また、ベースメサ領域２０は、ＧａＡｓベース層７上に形成されるベース電極１５を備える。
【００５４】
また、ＨＢＴ領域２２は、コレクタ電極１４上及びエミッタ電極１６上に形成される第１配線層１７と、第１配線層１７上に形成される第２配線層１８とを含む。
【００５５】
ＦＥＴ領域２３は、ゲート掘り込み領域２１と、ゲート電極１３と、ソース電極１２と、ドレイン電極１１とを含む。
【００５６】
ゲート掘り込み領域２１は、ＧａＡｓサブコレクタ兼キャップ層５を除去された領域である。
【００５７】
ゲート電極１３は、ゲート掘り込み領域２１のＡｌＧａＡｓ障壁層３Ｂ上に形成される。
【００５８】
ソース電極１２及びドレイン電極１１は、ＧａＡｓサブコレクタ兼キャップ層５上に、ゲート電極１３を挟むように形成される。
【００５９】
また、ソース電極１２及びドレイン電極１１上には、当該ソース電極１２及びドレイン電極１１と電気的に接続される第１配線層１７が形成される。
【００６０】
ここで、ゲート電極１３に印加される電圧がＩｎＧａＡｓチャネル層４を走行するキャリアに影響することにより、ドレイン電極１１とソース電極１２との間を流れる電流が制御される。
【００６１】
なお、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３Ａ及び３Ｂと、ＩｎＧａＡｓチャネル層４と、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とは、半導体基板（半絶縁性ＧａＡｓ基板１）上に積層された複数の半導体層であり、活性層として機能する。
【００６２】
素子分離領域２４は、絶縁性の領域であり、ＨＢＴ領域２２とＦＥＴ領域２３とロジック回路領域２５との境界に形成される。この素子分離領域２４は、複数の半導体層にわたってイオン注入されることにより高抵抗化（絶縁化）されている。これにより、素子分離領域２４は、ＨＢＴ領域２２とＦＥＴ領域２３とロジック回路領域２５とを、それぞれ絶縁分離する。また素子分離領域２４はロジック回路領域２５内においてもロジック回路を構成する各素子を絶縁分離するため、適切な場所に配置されている。
【００６３】
ロジック回路領域２５は、配線部２６と、高抵抗化領域２７と、ベースエピ抵抗素子２８と、コンタクト電極３０と、チャネル配線接続電極３１と、第１配線層１７と、エンハンスモードの電界効果トランジスタ（図示省略）とを備える。
【００６４】
配線部２６は、ＩｎＧａＡｓチャネル層４を用いて形成された配線である。また、この配線部２６の水平方向（半絶縁性ＧａＡｓ基板１の主面に対して水平な面方向）は、素子分離領域２４により区画されている。具体的には、素子分離領域２４は、水平方向において、配線部２６の周囲を囲うように形成される。
【００６５】
高抵抗化領域２７は、配線部２６上のＧａＡｓサブコレクタ兼キャップ層５がイオン注入により高抵抗化された領域である。この高抵抗化領域２７は、配線部２６を垂直方向（半絶縁性ＧａＡｓ基板１の主面に対して垂直な方向）に区画する。つまり、高抵抗化領域２７は、配線部２６と、当該配線部２６の上に形成されるベースエピ抵抗素子２８とを絶縁する。
【００６６】
ベースエピ抵抗素子２８は、ＨＢＴのベース層（ＧａＡｓベース層７）として使用されるエピ層を用いて形成された抵抗素子である。このベースエピ抵抗素子２８は、ベースエピ抵抗素子領域２９を含む。
【００６７】
ベースエピ抵抗素子領域２９は、ベースエピ抵抗素子２８の領域のうち、高抵抗化領域２７上に位置する領域である。言い換えると、ベースエピ抵抗素子領域２９は、ベースエピ抵抗素子２８の領域のうち、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差している領域である。つまり、ベースエピ抵抗素子２８と配線部２６とは立体的に交差している。
【００６８】
このベースエピ抵抗素子領域２９は、高抵抗化領域２７を形成するイオン注入の際に、同時にイオン注入されることにより高抵抗化されており、ＨＢＴ領域のＧａＡｓベース層７、及びベースエピ抵抗素子２８の他の領域よりも高いシート抵抗値を有する。例えば、ベースエピ抵抗素子領域２９は、ＨＢＴ領域のＧａＡｓベース層７、及びベースエピ抵抗素子２８の他の領域に対して数倍のシート抵抗値を有する。
【００６９】
コンタクト電極３０は、ベースエピ抵抗素子２８の端部上に形成され、当該ベースエピ抵抗素子２８と第１配線層１７とを電気的に接続する。
【００７０】
チャネル配線接続電極３１は、ＧａＡｓサブコレクタ兼キャップ層５上に形成され、当該ＧａＡｓサブコレクタ兼キャップ層５及びＡｌＧａＡｓ障壁層３Ａを介して、配線部２６と電気的に接続される。また、チャネル配線接続電極３１上には、当該チャネル配線接続電極３１と電気的に接続される第１配線層１７が形成される。
【００７１】
このように、ロジック回路領域２５には、配線部２６、ベースエピ抵抗素子２８、チャネル配線接続電極３１、第１配線層１７、及びエンハンスモードの電界効果トランジスタ（図示省略）等が多数密集して配置されている。
【００７２】
次に、半導体装置１００の製造方法を説明する。図２Ａ〜図２Ｆは、本発明の実施の形態１に係る半導体装置１００の製造工程における断面図である。
【００７３】
最初に、半絶縁性ＧａＡｓ基板１上に、下層より順に、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３Ａと、ＩｎＧａＡｓチャネル層４と、ＡｌＧａＡｓ障壁層３Ｂと、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とをエピタキシャル成長させることにより形成する（図２Ａ）。
【００７４】
次に、図２Ａに示す複数の半導体層に対し、フォトリソグラフィー法を用いてレジストをパターンニングし、その後、レジスト開口部を、ドライエッチング法を用いてエッチングすることでエミッタメサ領域１９を形成する。続いて、ＩｎＧａＡｓチャネル層４を使用する配線部２６を形成したい部分のうち、配線部２６にコンタクトするチャネル配線接続電極３１を形成する部分を除いた部分について、同様にレジストをパターンニングし、その後レジスト開口部に適切なイオン種を適切な注入条件で注入することで、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する（図２Ｂ）。
【００７５】
なお、本製造工程において、高抵抗化領域２７を形成する際に使用するイオン種及び注入条件は、配線部２６を形成する部分より上方の半導体層（ＧａＡｓサブコレクタ兼キャップ層５）が完全に絶縁化するイオン種及び注入条件に最適化されている。なお、このイオン注入の詳細な条件については後述する。
【００７６】
次に、上記エミッタメサ領域１９を形成したときと同様な方法で、ベースメサ領域２０とベースエピ抵抗素子２８とを形成する。なお、予め形成された高抵抗化領域２７とベースエピ抵抗素子２８とが重複する部分については、更にシート抵抗の高いベースエピ抵抗素子領域２９として特別に明示している（図２Ｃ）。
【００７７】
次に、素子間分離を行う場所以外をレジストで保護し、次に、適切な注入条件によりＨｅ＋イオンを注入することで高抵抗化した素子分離領域２４を形成する。これにより、ＨＢＴ領域２２とＦＥＴ領域２３とロジック回路領域２５とを区画するとともに、ロジック回路領域２５内の各素子を区画する。また、ＩｎＧａＡｓチャネル層４の一部が、水平方向を素子分離領域２４に、また垂直方向を高抵抗化領域２７によって区画される。これにより、ＩｎＧａＡｓチャネル層４を使用する配線部２６が形成される（図２Ｄ）。
【００７８】
次に、絶縁膜を形成した後、エミッタ電極１６、ベース電極１５及びコレクタ電極１４を形成する部分の絶縁膜、及びベース電極１５を形成する部分のＩｎＧａＰエミッタ層８を除去する。次に、当該絶縁膜を除去した部分に、ＩｎＧａＡｓエミッタコンタクト層１０にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるエミッタ電極１６と、ＧａＡｓベース層７にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるベース電極１５と、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるコレクタ電極１４とを順次形成する。
【００７９】
次に、ドレイン電極１１、ソース電極１２及びチャネル配線接続電極３１を形成する部分の絶縁膜を除去する。次に、当該絶縁膜を除去した部分に、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるドレイン電極１１、ソース電極１２及びチャネル配線接続電極３１を形成する。さらにゲート電極１３を形成する部分の絶縁膜を除去したうえで、その部分のＧａＡｓサブコレクタ兼キャップ層５を除去することによりゲート掘り込み領域２１を形成する。次に、ゲート掘り込み領域２１に、ＡｌＧａＡｓ障壁層３ＢにコンタクトするＴｉ／Ａｌ／Ｔｉ等からなるゲート電極１３を形成する（図２Ｅ）。
【００８０】
次に、図２Ｅに示す構成の上に絶縁膜を形成した後、形成している各電極へのコンタクト部分を開口して、その上に第１配線層１７を形成する。
【００８１】
次に、第１配線層１７上に絶縁膜を形成した後、第１配線層１７と第２配線層１８とをコンタクトさせる場所の絶縁膜を除去する。次に、第１配線層１７と接続させる部分に第２配線層１８を、メッキ法等を用いて形成する（図２Ｆ）。
【００８２】
最後に、図２Ｆに示す構造の上に最終保護膜を形成した後、各パッド及びスクライブライン部分の保護膜を除去する。
【００８３】
以上の工程により、半導体装置１００が形成される。
以上より、本発明の実施の形態１に係る半導体装置１００及びその製造方法によれば、ＩｎＧａＡｓチャネル層４を使用する配線部２６の形成工程は、ＩｎＧａＡｓチャネル層４の一部が、水平方向を素子分離領域２４に、また垂直方向をイオン注入により形成される、配線部２６を垂直方向に区画する高抵抗化領域２７によって区画されて形成される。これにより、この配線部２６のマスクルール（最小線幅及び最小隣接間隔）は、素子分離領域２４を形成する際に使用するレジストのパターンニング限界寸法のみにより制約される。
【００８４】
一方、厚い金属層を使用する第１配線層１７及び第２配線層１８については、膜厚の厚いレジストを使用しなければならないため、パターンニング限界寸法が広くなってしまううえに、後の工程のリフトオフ性を保障するための条件も制約条件に加えられる。
【００８５】
よって、第１配線層１７及び第２配線層１８と比較して、ＩｎＧａＡｓチャネル層４を使用する配線部２６のほうが狭い領域に配線を多数配置できる。これにより、第１配線層１７及び第２配線層１８の一部を、ＩｎＧａＡｓチャネル層４を使用する配線部２６に置き換えることにより、チップサイズの省面積化を実現できる。よって、半導体装置１００の製造コストを削減できる。また、これによりＡｕ等の貴金属を使用する第１配線層１７及び第２配線層１８の面積が削減できるので、材料費の面からも製造コストを削減できる。
【００８６】
なお、本発明の実施の形態１において、図２Ｄに記載されたベース電極１５を形成する工程において、ベース電極１５の最下層にＰｔ等の半導体層に拡散する材料を採用したうえで、ＩｎＧａＰエミッタ層８を除去せずに、当該ＩｎＧａＰエミッタ層８上にベース電極１５を形成してもよい。
【００８７】
また、本発明の実施の形態１において、図２Ｄに記載されたコレクタ電極１４、ソース電極１２、ドレイン電極１１及びチャネル配線接続電極３１を形成する工程は、電極を形成する部分の層間膜（絶縁膜）除去工程を含めて１つのマスクで同時に実施するようにしてもよい。この同時形成により、本発明の実施の形態１に係る半導体装置１００の製造方法において、従来の製造方法からの追加となるのは、イオン注入により、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する１つの工程のみである。つまり、製造方法の追加に伴うコストアップは殆ど無い。
【００８８】
以下、本発明の実施の形態１に係る半導体装置１００のチップサイズの縮小効果について述べる。
【００８９】
図３は、本発明の実施の形態１に係る半導体装置１００と、後述する実施の形態２に係る半導体装置２００と、従来の半導体装置とのチップサイズの比較例を示す図である。図３の横軸は、半導体装置の種別を示しており左が従来の半導体装置、真ん中が本発明の実施の形態１に係る半導体装置１００、右が本発明の実施の形態２に係る半導体装置２００を示している。また、図３の縦軸は、従来の半導体装置のチップサイズを１００とした場合の、各半導体装置のチップサイズを示している。
【００９０】
なお、図３に示すチップサイズは、ある回路構成をもとに、本発明を適用した場合を示すものであり、チップサイズの数値はあくまで参考値であり、具体的なチップサイズは、回路構成によって異なる。
【００９１】
本発明の実施の形態１に係る半導体装置１００は、ロジック回路領域２５に、ベースエピ抵抗素子２８とＩｎＧａＡｓチャネル層４を使用した配線部２６とが形成され、しかもそれらが一部交差した領域を有して形成されていることにより、図３に示すように、同じ回路構成を保持しつつも、大幅にチップサイズが削減できていることが分かる。
【００９２】
以上のことから、本発明の実施の形態１に係る半導体装置１００は、高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、省面積化及び材料費削減に起因する製造コストの低減を実現できる。
【００９３】
（実施の形態２）
本発明の実施の形態２に係る半導体装置２００は、上述した実施の形態１に係る半導体装置１００の変形例である。この半導体装置２００は、ベースエピ抵抗素子２８のＩｎＧａＡｓチャネル層４を使用する配線部２６と交差する部分だけでなく、ベースエピ抵抗素子２８の全ての領域が、ＩｎＧａＡｓチャネル層４を垂直方向に区画する高抵抗化領域２７を形成する際に、同時にイオン注入されたベースエピ抵抗素子領域２９である。これにより、本発明の実施の形態２に係る半導体装置２００は、ベースエピ抵抗素子２８の抵抗として使用する層のシート抵抗を上昇できるので、ベースエピ抵抗素子２８を省面積化できる。これにより、本発明の実施の形態２に係る半導体装置２００は、さらに、製造コストを低減できる。
【００９４】
以下、本発明の実施の形態２に係る半導体装置２００について、図面を用いて詳細に説明する。
【００９５】
図４Ａは、本発明の実施の形態２に係る半導体装置２００の平面図である。また、図４Ｂは、図４Ａに示すＢ０−Ｂ１面における半導体装置２００の断面図である。
【００９６】
図４Ａ及び図４Ｂに示すように、半導体装置２００は、半絶縁性ＧａＡｓ基板１と、ドレイン電極１１と、ソース電極１２と、ゲート電極１３と、コレクタ電極１４と、ベース電極１５と、エミッタ電極１６と、第１配線層１７と、第２配線層１８と、ＨＢＴ領域２２と、ＦＥＴ領域２３と、素子分離領域２４と、ロジック回路領域２５と、ＩｎＧａＡｓチャネル層４を使用する配線部２６と、イオン注入により形成され、配線部２６を垂直方向に区画する高抵抗化領域２７と、シート抵抗の高いベースエピ抵抗素子領域２９と、チャネル配線接続電極３１とを備える。
【００９７】
なお、図４Ａ及び図４Ｂに示す半導体装置２００は、図１Ａ及び図１Ｂに示す半導体装置１００と比較して、ベースエピ抵抗素子２８の全てに配線部２６を垂直方向に区画するためのイオン注入が施されている点のみが異なる。つまり、半導体装置２００には、通常のベースエピ抵抗素子２８が存在せず、全てが更にシート抵抗の高いベースエピ抵抗素子領域２９となっている。また、図１Ａ及び図１Ｂに示す半導体装置１００と同じ点は説明を省略し、以下、異なる点のみ説明する。
【００９８】
なお、本発明においては、ロジック回路領域２５及びその他の領域を問わず、チップ上に形成される全てのベースエピ抵抗素子２８に対し、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する際のイオン注入が同時に施されている。そのため、ベースエピ抵抗素子の全てがシート抵抗の高いベースエピ抵抗素子領域２９となっている。これにより、図１Ａ及び図１Ｂに示したベースエピ抵抗素子２８と比較して、図４Ａ及び図４Ｂに示すベースエピ抵抗素子は、同一の抵抗値を省面積で実現できる。これにより、本発明の実施の形態２に係る半導体装置２００は、実施の形態１に係る半導体装置１００よりもさらに省面積化を実現できるので、さらに製造コストを削減できる。
【００９９】
なお、ここでは、ベースエピ抵抗素子２８の全ての領域がシート抵抗の高いベースエピ抵抗素子領域２９となる例を示すが、ベースエピ抵抗素子２８は、高抵抗化されていない領域を含んでもよい。
【０１００】
次に、図４Ａ及び図４Ｂに記載された半導体装置２００の製造方法を説明する。図５Ａ〜図５Ｆは、本発明の実施の形態２に係る半導体装置２００の製造工程における断面図である。
【０１０１】
最初に、半絶縁性ＧａＡｓ基板１上に、下層より順に、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３Ａと、ＩｎＧａＡｓチャネル層４と、ＡｌＧａＡｓ障壁層３Ｂと、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とをエピタキシャル成長させることにより形成する（図５Ａ）。
【０１０２】
次に、図５Ａに示す複数の半導体層に対し、フォトリソグラフィー法を用いてレジストをパターンニングし、その後、レジスト開口部を、ドライエッチング法を用いてエッチングすることでエミッタメサ領域１９を形成する。続いて、ＩｎＧａＡｓチャネル層４を使用する配線部２６を形成したい部分のうち、配線部２６にコンタクトするチャネル配線接続電極３１を形成する部分を除いた部分について、同様にレジストをパターンニングし、その後レジスト開口部に適切なイオン種を適切な注入条件で注入することで、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する（図５Ｂ）。
【０１０３】
なお、本製造工程において、高抵抗化領域２７を形成する際に使用するイオン種及び注入条件は、配線部２６を形成する部分より上方の半導体層（ＧａＡｓサブコレクタ兼キャップ層５）が完全に絶縁化するイオン種及び注入条件に最適化されている。
【０１０４】
次に、上記エミッタメサ領域１９を形成したときと同様な方法で、ベースメサ領域２０とベースエピ抵抗素子領域２９とを形成する。なお、予め形成された高抵抗化領域２７がすべてのベースエピ抵抗素子に対して重複しているため、通常のベースエピ抵抗素子２８として示される部分は存在しない（図５Ｃ）。
【０１０５】
次に、素子間分離を行う場所以外をレジストで保護し、次に、適切な注入条件によりＨｅ＋イオンを注入することで高抵抗化した素子分離領域２４を形成する。これにより、ＨＢＴ領域２２とＦＥＴ領域２３とロジック回路領域２５とを区画するとともに、ロジック回路領域２５内の各素子を区画する。また、ＩｎＧａＡｓチャネル層４の一部が、水平方向を素子分離領域２４に、また垂直方向を高抵抗化領域２７によって区画される。これにより、ＩｎＧａＡｓチャネル層４を使用する配線部２６が形成される（図５Ｄ）。
【０１０６】
次に、絶縁膜を形成した後、エミッタ電極１６、ベース電極１５及びコレクタ電極１４を形成する部分の絶縁膜、及びベース電極１５を形成する部分のＩｎＧａＰエミッタ層８を除去する。次に、当該絶縁膜を除去した部分に、ＩｎＧａＡｓエミッタコンタクト層１０にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるエミッタ電極１６と、ＧａＡｓベース層７にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるベース電極１５と、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるコレクタ電極１４とを順次形成する。
【０１０７】
次に、ドレイン電極１１、ソース電極１２及びチャネル配線接続電極３１を形成する部分の絶縁膜を除去する。次に、当該絶縁膜を除去した部分に、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるドレイン電極１１、ソース電極１２及びチャネル配線接続電極３１を形成する。さらにゲート電極１３を形成する部分の絶縁膜を除去したうえで、その部分のＧａＡｓサブコレクタ兼キャップ層５を除去することによりゲート掘り込み領域２１を形成する。次に、ゲート掘り込み領域２１に、ＡｌＧａＡｓ障壁層３ＢにコンタクトするＴｉ／Ａｌ／Ｔｉ等からなるゲート電極１３を形成する（図５Ｅ）。
【０１０８】
次に、図５Ｅに示す構成の上に絶縁膜を形成した後、形成している各電極へのコンタクト部分を開口して、その上に第１配線層１７を形成する。
【０１０９】
次に、第１配線層１７上に絶縁膜を形成した後、第１配線層１７と第２配線層１８とをコンタクトさせる場所の絶縁膜を除去する。次に、第１配線層１７と接続させる部分に第２配線層１８を、メッキ法等を用いて形成する（図５Ｆ）。
【０１１０】
最後に、図２Ｆに示す構造の上に最終保護膜を形成した後、各パッド及びスクライブライン部分の保護膜を除去する。
【０１１１】
以上の工程により、半導体装置２００が形成される。
以下、本発明の実施の形態１及び２において、高抵抗化領域２７を形成する際に使用するイオン注入のイオン種及び注入条件について説明する。
【０１１２】
図６Ａは、イオン注入条件と、イオン注入されたＧａＡｓベース層７及びＩｎＧａＡｓチャネル層４のシート抵抗とを示すグラフである。また、図６Ｂは、イオン注入条件と、ＩｎＧａＡｓチャネル層４と上層（ＧａＡｓベース層７）との間のリーク電流とを示すグラフである。また、図６Ａ及び図６Ｂの横軸はイオン注入の注入エネルギーである。また、図６Ａの縦軸はシート抵抗値であり、図６Ｂの縦軸はリーク電流である。
【０１１３】
ここで、上述した本発明の実施の形態１及び２に係る半導体装置１００及び２００では、高抵抗化領域２７を形成する際に使用するイオン注入のイオン種及び注入条件は、図６Ａ及び図６Ｂに例示する、イオン注入されたＧａＡｓベース層７のシート抵抗５１及び５２、ＩｎＧａＡｓチャネル層４のシート抵抗５３及び５４、ＩｎＧａＡｓチャネル層４とその上層の間のリーク電流５５及び５６等を勘案して条件が最適化されている。
【０１１４】
具体的には、第１の条件として、ＩｎＧａＡｓチャネル層４とその上層との間のリーク電流５５及び５６は、十分に小さい必要がある。つまり、高抵抗化領域２７が絶縁化される必要がある。例えば、このリーク電流５５及び５６を０．０１以下にしたい場合には、図６Ｂに示すように、イオン種Ａをイオン注入加速度エネルギー５０〜１５０ｋｅＶの条件でイオン注入すればよい。
【０１１５】
また、第２の条件として、ＩｎＧａＡｓチャネル層４のシート抵抗値は、イオン注入しない場合から変化しないことが好ましい。よって、図６Ａに示すように、イオン種Ａをイオン注入加速度エネルギー１２５ｋｅＶ以下の条件でイオン注入する、又はイオン種Ｂをイオン注入すればよい。
【０１１６】
また、第３の条件として、ＧａＡｓベース層７（ベースエピ抵抗素子領域２９）のシート抵抗値を所望の高抵抗値にする必要がある。よって、上記条件１及び２を満たす範囲内で、所望のシート抵抗値を実現できる条件を選択すればよい。この例では、イオン種Ａをイオン注入加速度エネルギー５０〜１２５ｋｅＶの条件のうち、所望のシート抵抗値を実現できる条件を選択すればよい。
【０１１７】
例えば、ベースエピ抵抗素子領域２９のシート抵抗値をＨＢＴ領域２２のＧａＡｓベース層７の１０倍程度にする場合には、イオン種Ａをイオン注入加速度エネルギー１２５ｋｅＶ程度の条件でイオン注入すればよい。
【０１１８】
なお、高抵抗化領域２７を形成する際に複数のイオン種をイオン注入してもよい。
以上のようにして形成された本発明の実施の形態２に係る半導体装置２００では、ロジック回路領域２５及びその他の領域を問わず、チップ上全てのベースエピ抵抗素子に対して、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する際のイオン注入が施されている。これにより、全てのベースエピ抵抗素子がシート抵抗の高いベースエピ抵抗素子領域２９となっている。よって、半導体装置２００は、同一の抵抗値をより省面積で実現できる。
【０１１９】
以下、本発明の実施の形態２に係る半導体装置２００のチップサイズの縮小効果について述べる。
【０１２０】
図３に、本発明の実施の形態１及び実施の形態２に係る半導体装置１００及び２００と従来の半導体装置とのチップサイズの比較例を示している。図３に示すように、本発明の実施の形態２に係る半導体装置２００は、実施の形態１に係る半導体装置１００よりもさらにチップサイズの省面積化が可能であることが分かる。
【０１２１】
さらに、図６Ａ及び図６Ｂに示す関係を参考にしてベースエピ抵抗素子のシート抵抗を調整することができる。よって、特性、制御性及び製造コスト等を勘案した上で、複数のイオン種を異なる条件で打ち込むなどより、ベースエピ抵抗素子のシート抵抗が高抵抗になるような最適な条件を使用することにより、更なる省面積化を図ることも可能である。
【０１２２】
さらに、このベースエピ抵抗素子領域２９のシート抵抗増大は、当然ながらＨＢＴデバイスとして使用する部分のＧａＡｓベース層７にはまったく影響を与えない。よって、ＨＢＴデバイスの高周波特性が損なわれることはまったく無い。
【０１２３】
また、図３に示すように、ロジック回路領域２５に限らず、チップ上全てのベースエピ抵抗素子に対して、配線部２６を垂直方向に区画する高抵抗化領域２７を形成する際のイオン注入を施すことにより、さらに、チップサイズを縮小できる。
【０１２４】
以上のことから、本発明の実施の形態２に係る半導体装置２００は、省面積化に起因する製造コスト低減を実現できる。
【０１２５】
以上、本発明に係る半導体装置及びその製造方法について、実施の形態１及び２に基づいて説明したが、本発明は、これらの実施の形態１及び２に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を任意に組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１２６】
例えば、上記で示した各構成要素の材料は一例であり、同様の効果を得ることができる他の材料を用いてもよい。
【０１２７】
また、上記各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０１２８】
また、上記説明では、ＨＢＴのベース層（ＧａＡｓベース層７）として使用されるエピ層を用いて形成されたベースエピ抵抗素子２８を備える半導体装置１００及び２００について説明したが、本発明は、ＨＢＴのサブコレクタ層（ＧａＡｓサブコレクタ兼キャップ層５）として使用されるエピ層を用いて形成されたコレクタエピ抵抗素子を備える半導体装置にも同様に適用できる。
【０１２９】
この場合、当該コレクタエピ抵抗素子と配線部２６とを垂直方向に絶縁する高抵抗化領域は、当該コレクタエピ抵抗素子と配線部２６との間の活性層であるＧａＡｓサブコレクタ兼キャップ層５の下層側の一部及びＡｌＧａＡｓ障壁層３Ｂのうち少なくとも一方をイオン注入により高抵抗化した領域となる。
【０１３０】
なお、一般に、ベースエピ抵抗素子２８のシート抵抗値は数百Ω／□であり、コレクタエピ抵抗素子のシート抵抗値は数十Ω／□である。このように、ベースエピ抵抗素子２８のほうが、コレクタエピ抵抗素子よりシート抵抗値が高い。また、コレクタエピ抵抗素子を用いる場合に比べ、ベースエピ抵抗素子２８を用いる場合のほうが、高抵抗化領域２７の形成が容易である。これらの理由から、ベースエピ抵抗素子２８を備える半導体装置に本発明を適用することがより好ましい。
【産業上の利用可能性】
【０１３１】
本発明は、高周波帯域で動作する半導体装置及びその製造方法に有用であり、特に電界効果トランジスタをスイッチング素子として使用した半導体装置に最適である。
【符号の説明】
【０１３２】
１、７０１ 半絶縁性ＧａＡｓ基板
２、７０２ ＧａＡｓ／ＡｌＧａＡｓ超格子層
３Ａ、３Ｂ、７０３Ａ、７０３Ｂ ＡｌＧａＡｓ障壁層
４、７０４ ＩｎＧａＡｓチャネル層
５、７０５ ＧａＡｓサブコレクタ兼キャップ層
６、７０６ ＧａＡｓコレクタ層
７、７０７ ＧａＡｓベース層
８、７０８ ＩｎＧａＰエミッタ層
９、７０９ ＧａＡｓエミッタキャップ層
１０、７１０ ＩｎＧａＡｓエミッタコンタクト層
１１、７１１ ドレイン電極
１２、７１２ ソース電極
１３、７１３ ゲート電極
１４、７１４ コレクタ電極
１５、７１５ ベース電極
１６、７１６ エミッタ電極
１７、７１７ 第１配線層
１８、７１８ 第２配線層
１９ エミッタメサ領域
２０、７２０ ベースメサ領域
２１ ゲート掘り込み領域
２２、７２２ ＨＢＴ領域
２３、７２３ ＦＥＴ領域
２４、７２４ 素子分離領域
２５、７２５ ロジック回路領域
２６ 配線部
２７ 高抵抗化領域
２８、７２８ ベースエピ抵抗素子
２９ ベースエピ抵抗素子領域
３０、７３０ コンタクト電極
３１ チャネル配線接続電極
５１、５２、５３、５４ シート抵抗
５５、５６ リーク電流
１００、２００、７００ 半導体装置
【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体基板と、
前記半導体基板上に形成された電界効果型トランジスタと、
前記半導体基板上に形成されたヘテロ接合バイポーラトランジスタと、
前記半導体基板上に形成され、前記ヘテロ接合バイポーラトランジスタのベース層又はサブコレクタ層を用いて形成された抵抗素子と、
前記電界効果型トランジスタのチャネル層を用いて形成された配線部を含み、前記電界効果型トランジスタ、前記ヘテロ接合バイポーラトランジスタ及び前記抵抗素子に接続される配線層と、
前記配線部と前記ベース層又は前記サブコレクタ層との間の活性層を高抵抗化することにより形成され、当該配線部と前記抵抗素子とを絶縁する高抵抗化領域と、
前記半導体基板の主面に水平な方向において、前記配線部の周囲を囲う絶縁性の素子分離領域とを含み、
前記抵抗素子は、前記半導体基板の主面に垂直な方向から見て、前記配線部と交差している交差領域を有する
半導体装置。
【請求項２】
前記半導体装置は、
前記電界効果型トランジスタが形成される電界効果型トランジスタ領域と、
前記ヘテロ接合バイポーラトランジスタが形成されるヘテロ接合バイポーラトランジスタ領域と、
前記抵抗素子を含む制御回路が形成されるロジック回路領域とを含み、
前記素子分離領域は、前記電界効果型トランジスタ領域、前記ヘテロ接合バイポーラトランジスタ領域、及び前記ロジック回路領域の境界に形成され、前記電界効果型トランジスタ領域と、前記ヘテロ接合バイポーラトランジスタ領域と、前記ロジック回路領域とを絶縁し、
前記配線部は、前記ロジック回路領域に形成されている
請求項１記載の半導体装置。
【請求項３】
前記高抵抗化領域は、前記活性層に第１イオンがイオン注入されることにより高抵抗化された領域である
請求項１又は２記載の半導体装置。
【請求項４】
前記素子分離領域は、前記活性層の少なくとも一部及び前記チャネル層にイオン注入を行うことにより高抵抗化された領域である
請求項３記載の半導体装置。
【請求項５】
前記交差領域は、前記ヘテロ接合バイポーラトランジスタに含まれる前記ベース層又は前記サブコレクタ層より抵抗値が高い
請求項３又は４記載の半導体装置。
【請求項６】
前記交差領域は、前記ベース層又は前記サブコレクタ層に前記第１イオンがイオン注入されることにより高抵抗化されている
請求項５記載の半導体装置。
【請求項７】
前記抵抗素子に含まれる前記交差領域は、当該抵抗素子に含まれる当該交差領域以外の領域より抵抗値が高い
請求項６記載の半導体装置。
【請求項８】
前記抵抗素子は、前記交差領域以外に、前記ヘテロ接合バイポーラトランジスタの前記ベース層又は前記サブコレクタ層より抵抗値が高い領域を含む
請求項６記載の半導体装置。
【請求項９】
半導体装置の製造方法であって、
半導体基板上に電界効果型トランジスタを形成する電界効果型トランジスタ形成ステップと、
前記半導体基板上にヘテロ接合バイポーラトランジスタを形成するヘテロ接合バイポーラトランジスタ形成ステップと、
前記半導体基板上に、前記ヘテロ接合バイポーラトランジスタのベース層又はサブコレクタ層を用いた抵抗素子を形成する抵抗素子形成ステップと、
前記電界効果型トランジスタのチャネル層を用いて形成された配線部を含み、前記電界効果型トランジスタ、前記ヘテロ接合バイポーラトランジスタ及び前記抵抗素子に接続される配線層を形成する配線層形成ステップと、
前記配線部と前記ベース層又は前記サブコレクタ層との間の活性層を高抵抗化することにより、当該配線部と前記抵抗素子とを絶縁する高抵抗化領域を形成する高抵抗化領域形成ステップと、
前記半導体基板の主面に水平な方向において、前記配線部の周囲を囲う素子分離領域を形成する素子分離領域形成ステップとを含み、
前記抵抗素子は、前記半導体基板の主面に垂直な方向から見て、前記配線部と交差している交差領域を有する
半導体装置の製造方法。
【請求項１０】
前記高抵抗化領域形成ステップでは、前記活性層に第１イオンをイオン注入することにより前記高抵抗化領域を形成する
請求項９記載の半導体装置の製造方法。
【請求項１１】
前記高抵抗化領域形成ステップでは、前記活性層と前記ベース層又は前記サブコレクタ層とに同時に前記第１イオンをイオン注入することにより、前記高抵抗化領域を形成するとともに、前記ヘテロ接合バイポーラトランジスタの前記ベース層又は前記サブコレクタ層より抵抗値が高い前記交差領域を形成する
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記高抵抗化領域形成ステップでは、前記活性層と前記ベース層又は前記サブコレクタ層とに同時に前記第１イオンをイオン注入することにより、さらに、前記抵抗素子に含まれる領域のうち前記交差領域以外の領域の抵抗値を、前記ヘテロ接合バイポーラトランジスタの前記ベース層又は前記サブコレクタ層の抵抗値より高くする
請求項１１記載の半導体装置の製造方法。
【請求項１】
半導体装置であって、
半導体基板と、
前記半導体基板上に形成された電界効果型トランジスタと、
前記半導体基板上に形成されたヘテロ接合バイポーラトランジスタと、
前記半導体基板上に形成され、前記ヘテロ接合バイポーラトランジスタのベース層又はサブコレクタ層を用いて形成された抵抗素子と、
前記電界効果型トランジスタのチャネル層を用いて形成された配線部を含み、前記電界効果型トランジスタ、前記ヘテロ接合バイポーラトランジスタ及び前記抵抗素子に接続される配線層と、
前記配線部と前記ベース層又は前記サブコレクタ層との間の活性層を高抵抗化することにより形成され、当該配線部と前記抵抗素子とを絶縁する高抵抗化領域と、
前記半導体基板の主面に水平な方向において、前記配線部の周囲を囲う絶縁性の素子分離領域とを含み、
前記抵抗素子は、前記半導体基板の主面に垂直な方向から見て、前記配線部と交差している交差領域を有する
半導体装置。
【請求項２】
前記半導体装置は、
前記電界効果型トランジスタが形成される電界効果型トランジスタ領域と、
前記ヘテロ接合バイポーラトランジスタが形成されるヘテロ接合バイポーラトランジスタ領域と、
前記抵抗素子を含む制御回路が形成されるロジック回路領域とを含み、
前記素子分離領域は、前記電界効果型トランジスタ領域、前記ヘテロ接合バイポーラトランジスタ領域、及び前記ロジック回路領域の境界に形成され、前記電界効果型トランジスタ領域と、前記ヘテロ接合バイポーラトランジスタ領域と、前記ロジック回路領域とを絶縁し、
前記配線部は、前記ロジック回路領域に形成されている
請求項１記載の半導体装置。
【請求項３】
前記高抵抗化領域は、前記活性層に第１イオンがイオン注入されることにより高抵抗化された領域である
請求項１又は２記載の半導体装置。
【請求項４】
前記素子分離領域は、前記活性層の少なくとも一部及び前記チャネル層にイオン注入を行うことにより高抵抗化された領域である
請求項３記載の半導体装置。
【請求項５】
前記交差領域は、前記ヘテロ接合バイポーラトランジスタに含まれる前記ベース層又は前記サブコレクタ層より抵抗値が高い
請求項３又は４記載の半導体装置。
【請求項６】
前記交差領域は、前記ベース層又は前記サブコレクタ層に前記第１イオンがイオン注入されることにより高抵抗化されている
請求項５記載の半導体装置。
【請求項７】
前記抵抗素子に含まれる前記交差領域は、当該抵抗素子に含まれる当該交差領域以外の領域より抵抗値が高い
請求項６記載の半導体装置。
【請求項８】
前記抵抗素子は、前記交差領域以外に、前記ヘテロ接合バイポーラトランジスタの前記ベース層又は前記サブコレクタ層より抵抗値が高い領域を含む
請求項６記載の半導体装置。
【請求項９】
半導体装置の製造方法であって、
半導体基板上に電界効果型トランジスタを形成する電界効果型トランジスタ形成ステップと、
前記半導体基板上にヘテロ接合バイポーラトランジスタを形成するヘテロ接合バイポーラトランジスタ形成ステップと、
前記半導体基板上に、前記ヘテロ接合バイポーラトランジスタのベース層又はサブコレクタ層を用いた抵抗素子を形成する抵抗素子形成ステップと、
前記電界効果型トランジスタのチャネル層を用いて形成された配線部を含み、前記電界効果型トランジスタ、前記ヘテロ接合バイポーラトランジスタ及び前記抵抗素子に接続される配線層を形成する配線層形成ステップと、
前記配線部と前記ベース層又は前記サブコレクタ層との間の活性層を高抵抗化することにより、当該配線部と前記抵抗素子とを絶縁する高抵抗化領域を形成する高抵抗化領域形成ステップと、
前記半導体基板の主面に水平な方向において、前記配線部の周囲を囲う素子分離領域を形成する素子分離領域形成ステップとを含み、
前記抵抗素子は、前記半導体基板の主面に垂直な方向から見て、前記配線部と交差している交差領域を有する
半導体装置の製造方法。
【請求項１０】
前記高抵抗化領域形成ステップでは、前記活性層に第１イオンをイオン注入することにより前記高抵抗化領域を形成する
請求項９記載の半導体装置の製造方法。
【請求項１１】
前記高抵抗化領域形成ステップでは、前記活性層と前記ベース層又は前記サブコレクタ層とに同時に前記第１イオンをイオン注入することにより、前記高抵抗化領域を形成するとともに、前記ヘテロ接合バイポーラトランジスタの前記ベース層又は前記サブコレクタ層より抵抗値が高い前記交差領域を形成する
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記高抵抗化領域形成ステップでは、前記活性層と前記ベース層又は前記サブコレクタ層とに同時に前記第１イオンをイオン注入することにより、さらに、前記抵抗素子に含まれる領域のうち前記交差領域以外の領域の抵抗値を、前記ヘテロ接合バイポーラトランジスタの前記ベース層又は前記サブコレクタ層の抵抗値より高くする
請求項１１記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【公開番号】特開２０１０−２６７７９３（Ｐ２０１０−２６７７９３Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２００９−１１７７３３（Ｐ２００９−１１７７３３）
【出願日】平成２１年５月１４日（２００９．５．１４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２１年５月１４日（２００９．５．１４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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