半導体装置、電子装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法
【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを配線基板に搭載した半導体装置、電子装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法に関する。
【背景技術】
【０００２】
半導体チップは、配線基板に実装された状態で使用される。配線基板としては、樹脂インターポーザや、半導体インターポーザがある。
【０００３】
特許文献１には、半導体インターポーザの半導体基板にトランジスタ等を含む回路を形成することが記載されている。
【０００４】
一方、トランジスタの一つに、化合物半導体の薄膜を用いたものがある。例えば特許文献２，３には、基板上に化合物半導体の薄膜を形成し、この薄膜を用いてトランジスタを形成することが記載されている。
【０００５】
また特許文献４には、配線層中に半導体層を形成し、この半導体層及び配線層の配線を用いてトランジスタを形成することが記載されている。このトランジスタでは、半導体層の下に位置する配線をゲート電極として使用し、かつ、配線層間の拡散防止膜をゲート絶縁膜として使用している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８７８４７号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００７−１２３８６１号公報
【特許文献４】特開２０１０−１４１２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
配線基板にトランジスタ等の素子を組み込むことができれば、半導体装置の設計自由度は向上する。しかし、特許文献１に記載の方法は、実質的には、半導体チップを半導体インターポーザとして使用するものである。このため、インターポーザの製造工程数が多くなってしまう。
【課題を解決するための手段】
【０００８】
本発明によれば、配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置が提供される。
【０００９】
本発明によれば、配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置が提供される。
【００１０】
本発明によれば、半導体装置と、
前記半導体装置を実装した回路基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている電子装置が提供される。
【００１１】
本発明によれば、半導体装置と、
前記半導体装置を実装した回路基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている電子装置が提供される。
【００１２】
本発明によれば、コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板が提供される。
【００１３】
本発明によれば、半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板が提供される。
【００１４】
本発明によれば、配線基板上に半導体チップを実装する工程を有し、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法が提供される。
【００１５】
本発明によれば、配線基板上に半導体チップを実装する工程を有し、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法が提供される。
【００１６】
本発明によれば、コア層を形成する工程と、
前記コア層上に第１樹脂層を形成する工程と、
を備え、
さらに、
前記コア層上又は前記第１樹脂層上に、第１配線を形成する工程と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に半導体層を形成する工程と、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法が提供される。
【００１７】
本発明によれば、半導体基板上に、第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に、平面視で前記第１配線と重なる半導体層を形成する工程と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法が提供される。
【００１８】
本発明によれば、配線基板の配線層に半導体素子を形成している。このため、半導体基板にトランジスタ等の半導体素子を形成する場合と比較して、半導体素子の形成に必要な工程数を少なくすることができる。従って、配線基板の製造工程数を少なくすることができる。
【発明の効果】
【００１９】
本発明によれば、配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくすることができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係る電子装置の構成を示す図である。
【図２】配線基板の構成を示す断面図である。
【図３】図２に示したトランジスタの平面図である。
【図４】図1に示した電子装置の回路図の第１例である。
【図５】図１に示した電子装置の回路図の第２例である。
【図６】図２に示した配線基板の形成方法を示す断面図である。
【図７】図２に示した配線基板の形成方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置の構成を示す回路図である。
【図９】第３の実施形態に係る配線基板の構成を示す断面図である。
【図１０】第４の実施形態に係る配線基板の構成を示す断面図である。
【図１１】第５の実施形態に係る配線基板の構成を示す断面図である。
【図１２】第６の実施形態に係る配線基板の構成を示す断面図である。
【図１３】第７の実施形態に係る配線基板の構成を示す断面図である。
【図１４】第８の実施形態に係る配線基板の構成を示す断面図である。
【図１５】第９の実施形態に係る電子装置の構成を示す断面図である。
【図１６】第１０の実施形態に係る電子装置の構成を示す断面図である。
【図１７】第１１の実施形態に係る配線基板の構成を示す断面図である。
【図１８】図１７に示したトランジスタの平面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
（第１の実施形態）
図１は、第１の実施形態に係る電子装置の構成を示す図である。この電子装置は、プリント配線基板（回路基板）３０に半導体装置を実装したものである。半導体装置は、配線基板２０及び半導体チップ１０を有している。半導体チップ１０は、配線基板２０上に搭載されている。本図に示す例では、半導体チップ１０は配線基板２０にフリップチップ実装されており、バンプ４２を介して配線基板２０に接続している。また半導体チップ１０と配線基板２０の接続面は、アンダーフィル樹脂５２によって封止されている。
【００２３】
半導体装置は、ハンダボール４４を用いてプリント配線基板３０に実装されている。プリント配線基板３０上には、さらに、電子部品２２，２４がハンダボール４６を用いて実装されている。電子部品２２，２４は、プリント配線基板３０に設けられた配線を介して、半導体チップ１０及び配線基板２０を有する半導体装置に接続している。
【００２４】
図２は、配線基板２０の構成を示す断面図である。本実施形態において、配線基板２０は、樹脂インターポーザであり、コア層２００を有している。コア層２００は、例えばエポキシ樹脂を主たる成分とする材料により形成されている。コア層２００の両面には、樹脂層（ビルドアップ層）２１０及び配線２１２が形成されている。各面の配線２１２は、一部がコア層２００に設けられたスルーホールを介して互いに繋がっている。スルーホールのうち金属が設けられていない部分には、絶縁材２０２が埋め込まれている。
【００２５】
コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。ゲート絶縁膜２３４及び半導体層２３６は、第１配線２３２上、及びコア層２００上のうち第１配線２３２の周囲に位置する部分に形成されている。
【００２６】
ゲート絶縁膜２３４は、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＣ膜などのシリコンを含有した絶縁膜、あるいはＡｌＯ、ＨｆＯ、ＺｒＯ、又はＴａＯなどの金属酸化物、もしくはこれらの中から複数の絶縁物質を混合した絶縁膜により形成されている。ゲート絶縁膜２３４の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。
【００２７】
半導体層２３６は、厚さが例えば５ｎｍ以上２００ｎｍ以下である。半導体層２３６は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、又はＣｕＯ層などの酸化物半導体層を有している。半導体層２３６は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体層２３６はポリシリコン層又はアモルファスシリコン層であってもよい。
【００２８】
半導体層２３６には、ソース及びドレインが設けられている。ソース及びドレインは、少なくとも、半導体層２３６のうちコア層２００上に位置する部分に形成されている。半導体層２３６が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体層２３６がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば５０ｎｍ以上１０μｍ以下である。
【００２９】
半導体層２３６のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第１配線２３２及びゲート絶縁膜２３４と重なっている。
【００３０】
また半導体層２３６の上には、ハードマスク膜２３８が設けられている。ハードマスク膜２３８は、半導体層２３６をエッチングにより選択的に残す際に用いられる。このため、ハードマスク膜２３８と半導体層２３６の平面形状は同一である。ハードマスク膜２３８は、半導体層２３６及びゲート絶縁膜２３４に対してエッチング選択比が取れる材料であれば良い。ハードマスク膜２３８は、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＳｉＮ膜、ＳｉＣＮ膜、又はＳｉＣ膜などのシリコンを含有した絶縁膜により形成されている。
【００３１】
コア層２００の一面上、配線２１２上、及びトランジスタ２３０上には、樹脂層２１０が形成されている。樹脂層２１０にはビアが埋め込まれており、また樹脂層２１０上には電極２２２、ソース配線２２４（第２配線）、及びドレイン配線２２６（第２配線）が形成されている。電極２２２は、配線２１２に接続している。またソース配線２２４は、ビア２２３を介してトランジスタ２３０のソースに接続しており、ドレイン配線２２６は、ビア２２５を介してトランジスタ２３０のドレインに接続している。
【００３２】
樹脂層２１０上、ソース配線２２４上、及びドレイン配線２２６上には、ソルダーレジスト層２２０が形成されている。ソルダーレジスト層２２０には、電極２２２上に位置する開口が形成されている。この開口内には、電極２２２に接続するハンダプリコート膜２４４が形成されている。ソース配線２２４は、半導体チップ１０のバンプ４２（図１に図示）と接続するために設けられている。すなわち本実施形態では、トランジスタ２３０は、コア層２００のうち半導体チップ１０に対向する面に設けられている。
【００３３】
樹脂層２１０及びソルダーレジスト層２２０は、コア層２００の他面側にも形成されている。この他面側の樹脂層２１０上には、電極２４２が形成されている。他面側のソルダーレジスト層２２０は、電極２４２上に位置する開口を有している。電極２４２は、ハンダボール４４（図１に図示）に接続するための電極である。
【００３４】
図３は、図２に示したトランジスタ２３０の平面図である。本図に示す例において、半導体層２３６のうち一つのトランジスタ２３０を形成している領域は、長方形を有している。ビア２２３，２２５は、半導体層２３６の２つの短辺の近傍に接続している。
【００３５】
図４は、図１に示した電子装置の回路図の第１例である。本図に示す例では、半導体チップ１０の内部回路１２は、バンプ４２を介して、配線基板２０のソース配線２２４に接続している。すなわち内部回路１２は、配線基板２０が有するトランジスタ２３０のソースに接続している。
【００３６】
また、配線基板２０のドレイン配線２２６は、ハンダボール４４を介してプリント配線基板３０に接続している。本図に示す例では、ドレイン配線２２６は、ハンダボール４４、プリント配線基板３０が有する配線、及びハンダボール４６を介して電子部品２２に接続している。すなわちトランジスタ２３０のドレインは、電子部品２２に接続している。
【００３７】
またトランジスタ２３０の第１配線２３２は、ハンダボール４４、プリント配線基板３０が有する配線、及びハンダボール４６を介して、電子部品２４に接続している。すなわちトランジスタ２３０のゲート電極は、電子部品２４に接続している。
【００３８】
本図に示す例では、電子部品２４は信号を生成する機能を有しており、電子部品２２は、電源電圧を生成する機能を有している。電子部品２４が生成する信号の電圧は、電子部品２２が生成する電源電圧よりも高い。すなわちトランジスタ２３０は、電子部品２４が生成する信号の電圧を、電子部品２２が生成する電圧に変換する素子である。
【００３９】
図５は、図１に示した電子装置の回路図の第２例である。本図に示す例では、半導体チップ１０の内部回路１２は、バンプ４２を介して、配線基板２０の第１配線２３２、すなわちトランジスタ２３０のゲート電極に接続している。ドレイン配線２２６は、ハンダボール４４、プリント配線基板３０内の配線、及びハンダボール４６を介して電子部品２２に接続している。ソース配線２２４は、ハンダボール４４、プリント配線基板３０内の配線、及びハンダボール４６を介して電子部品２４に接続している。
【００４０】
本図に示す例では、電子部品２４は信号が入力される部品であり、電子部品２２は、電源電圧を生成する部品である。電子部品２２が生成する電源電圧は、内部回路１２が出力する信号の電圧よりも高い。また、電子部品２４が処理する信号の電圧は、半導体チップ１０の内部回路１２が出力する信号の電圧よりも高い。すなわちトランジスタ２３０は、内部回路１２が出力する信号を、電子部品２４が生成する電圧の信号に変換する素子である。
【００４１】
図６及び図７は、図２に示した配線基板２０の形成方法を示す断面図である。まず図６（ａ）に示すように、コア層２００にドリル等を用いて、スルーホールを形成する。次いで、コア層２００の両面及びスルーホールの内面に、無電解めっき法を用いてめっき膜（例えば銅膜）を形成する。次いで、コア層２００のスルーホール内を、絶縁材２０２を用いて埋める。次いで、めっき膜をシードとして電解めっきを行う。これにより、コア層２００の両面上、及び絶縁材２０２上に、めっき膜（例えば銅膜）が成長する。次いで、めっき膜を選択的に除去する。これにより、配線２１２及び第１配線２３２が形成される。
【００４２】
次いで図６（ｂ）に示すように、コア層２００の一面上、並びにこの一面上の配線２１２上及び第１配線２３２上に、ゲート絶縁膜２３４を、例えばＣＶＤ法を用いて形成する。次いで、ゲート絶縁膜２３４上に、半導体層２３６を形成する。半導体層２３６がＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ、ＮｉＯ、ＳｎＯ、又はＣｕＯなどの酸化物半導体層を含んでいる場合、半導体層２３６は、例えばスパッタリング法により形成される。このときコア層２００は、３００℃以下の温度に加熱される。また半導体層２３６がポリシリコン層やアモルファスシリコン層である場合、半導体層２３６は、例えばプラズマＣＶＤ法により形成される。
【００４３】
次いで、半導体層２３６上に、ハードマスク膜２３８となる絶縁層を形成する。次いでこの絶縁層上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、絶縁層をエッチングする。これにより、ハードマスク膜２３８が形成される。その後、必要に応じてレジストパターンを除去する。
【００４４】
次いで図７（ａ）に示すように、ハードマスク膜２３８をマスクとして、半導体層２３６及びゲート絶縁膜２３４をエッチングする。これにより、半導体層２３６及びゲート絶縁膜２３４は、所望のパターンとなる。
【００４５】
次いで図７（ｂ）に示すように、コア層２００の両面に、樹脂層２１０を形成する。次いで、２つの樹脂層２１０それぞれに貫通孔を形成する。次いで、この貫通孔の底面及び内側面、及び樹脂層２１０上に、無電解めっき法を用いてめっき膜（例えば銅膜）を形成する。次いで、このめっき膜上にレジストパターンを形成する。次いで、めっき膜をシードとして電解めっきを行う。これにより、めっき膜の内レジストパターンで覆われていない部分に、めっき膜（例えば銅膜）が成長する。その後、レジストパターンを除去し、さらに、レジストパターンの下に位置する無電解めっき膜を除去する。これにより、ビア２２３，２２５、電極２２２、ソース配線２２４、ドレイン配線２２６、及び電極２４２が形成される。
【００４６】
その後、樹脂層２１０上にソルダーレジスト層２２０を形成する。次いで、ソルダーレジスト層２２０を露光及び現像する。これにより、ソルダーレジスト層２２０のうち電極２２２上及び電極２４２上に位置する部分には、開口が形成される。次いで、無電開めっきを行うことにより、電極２２２上及び電極２４２上に、シードメタル膜、例えばＮｉＡｕ膜を形成する。次いで、電極２２２のシードメタル膜上に、ハンダプリコート膜２４４を形成する。
このようにして、図２に示した配線基板２０が形成される。
【００４７】
このようにして形成された配線基板２０の上に、半導体チップ１０を実装すると、半導体装置が形成される。そしてこの半導体装置、電子部品２２、及び電子部品２４をプリント配線基板３０に実装することにより、図１に示した電子装置が形成される。
【００４８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、樹脂インターポーザである配線基板２０にトランジスタ２３０を設けている。このため、Ｓｉ基板にトランジスタ及び多層配線層を形成したものをインターポーザとして使用する場合と比較して、製造工程数を少なくすることができる。従って、半導体素子を有する配線基板２０の製造コストを低くすることができる。
【００４９】
また、コア層２００の上にトランジスタ２３０を形成しているため、樹脂層２１０上にトランジスタ２３０を形成する場合と比較して、容易にトランジスタ２３０を形成することができる。また、コア層２００のうち半導体チップ１０に対向する面に、トランジスタ２３０を形成している。このため、半導体チップ１０とトランジスタ２３０の間の配線長を短くすることができる。
【００５０】
なお、電極２４２からトランジスタ２３０までの配線長を短くしたい場合、トランジスタ２３０は、コア層２００のうち電極２４２側の面に形成されるのが好ましい。
【００５１】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を示す回路図である。本実施形態に係る半導体装置は、半導体チップ１０及び配線基板２０を備えており、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００５２】
まず、配線基板２０には複数のトランジスタ２３０が形成されている。そしてトランジスタ２３０のソース及びドレインは、いずれもバンプ４２を介して半導体チップ１０の内部回路１２に接続している。すなわち本実施形態におけるトランジスタ２３０は、内部回路１２の機能を切り替えるためのスイッチング素子である。
【００５３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５４】
（第３の実施形態）
図９は、第３の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１または第２の実施形態に係る電子装置と同様の構成である。
【００５５】
本実施形態において、コア層２００上には樹脂層２４０（第１樹脂層：ビルドアップ層）及び樹脂層２１０（第２樹脂層）が形成されている。そして配線２１２、第１配線２３２、ゲート絶縁膜２３４、半導体層２３６、及びハードマスク膜２３８は、樹脂層２４０上に形成されている。すなわち本実施形態では、トランジスタ２３０は、樹脂層２４０上に形成されている。
【００５６】
このように、トランジスタ２３０は、配線基板２０を形成する層のうちどの層に形成されても良い。例えば本実施形態において、樹脂層２１０とコア層２００の間に、複数の樹脂層２４０が形成されても良い。
【００５７】
本実施形態によっても、Ｓｉ基板にトランジスタ及び多層配線層を形成したものをインターポーザとして使用する場合と比較して、製造工程数を少なくすることができる。従って、配線基板２０の製造コストを低くすることができる。また、コア層２００を基準にして半導体チップ１０に対向する側に、トランジスタ２３０を形成している。このため、半導体チップ１０とトランジスタ２３０の間の配線長を短くすることができる。
【００５８】
（第４の実施形態）
図１０は、第４の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第３の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００５９】
本実施形態において、配線基板２０は記憶素子２５０を有している点を除いて、第１又は第３の実施形態に係る配線基板２０と同様の構成である。記憶素子２５０は、トランジスタ２３０と同一層に形成されており、ソース配線２２４を介してトランジスタ２３０に接続している。すなわち本実施形態では、トランジスタ２３０は、記憶素子２５０に対する読み出し及び書き込みを制御している。記憶素子２５０は、例えば第２の実施形態における、半導体チップ１０の内部回路１２内の回路を切り替えるためのデータを記憶している。
【００６０】
本実施形態において、記憶素子２５０は、導体層である第１層２５２、絶縁層である第２層２５４、及び導体層である第３層２５６をこの順に積層した積層構造を有している。この積層構造は、配線２１４上及びその周囲に位置するコア層２００上に形成されている。配線２１４は第１層２５２に接続しており、ビア２２３は第３層２５６に接続している。
【００６１】
記憶素子２５０が通常の容量素子（ＤＲＡＭ）である場合、第１層２５２及び第３層２５６は、Ｔｉ層、ＴｉＮ層、Ｔａ層、ＴａＮ層、Ｗ層、ＷＮ層、Ａｌ層、Ｃｕ層、Ｒｕ層、Ｐｔ層、Ｉｒ層、ＲｕＯ層、及びＩｒＯ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第１層２５２及び第３層２５６の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。また第２層２５４は、ＳｉＮ層、ＳｉＯ２層、ＴａＯ層、ＺｒＯ層、ＨｆＯ層、及びＡｌＯ層いずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第２層２５４の厚さは、例えば５ｎｍ以上５０ｎｍ以下である。
【００６２】
記憶素子２５０が強誘電体容量素子（ＦｅＲＡＭ）である場合、第１層２５２及び第３層２５６は、Ｐｔ層、Ｉｒ層、ＩｒＯ層、Ｒｕ層、ＲｕＯ層、ＴｉＮ層、又はＴａＮ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第１層２５２及び第３層２５６の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。また第２層２５４は、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、及び（Ｂａ，Ｓｒ）ＴｉＯのいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第２層２５４の厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。
【００６３】
記憶素子２５０が抵抗変化素子（ＲｅＲＡＭ）である場合、第１層２５２及び第３層２５６は、Ｔｉ層、ＴｉＮ層、Ｔａ層、ＴａＮ層、Ｗ層、ＷＮ層、Ｃｕ層、Ａｌ層、Ｐｔ層、Ｒｕ層、ＲｕＯ層、Ｉｒ層、又はＩｒＯ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第１層２５２及び第３層２５６の厚さは、例えば１０ｎｍ以上５００ｎｍ以下である。また第２層２５４は、ＴａＯ層、ＺｒＯ層、ＨｆＯ層、ＡｌＯ層、ＳｉＯ２層、及びＳｉＯＣＨ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第２層２５４の厚さは、例えば５ｎｍ以上５０ｎｍ以下である。
【００６４】
記憶素子２５０が磁気トンネル接合素子（ＭＲＡＭ）である場合、第１層２５２及び第３層２５６は、Ｐｔ層、Ｃｏ層、Ｒｕ層、Ｎｉ層、Ｆｅ層、もしくはこれらの混合物の層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第１層２５２及び第３層２５６の厚さは、例えば３ｎｍ以上５０ｎｍ以下である。また第２層２５４は、ＡｌＯ層、ＭｇＯ層、ＳｉＯ２層、ＨｆＯ層、及びＺｒＯ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第２層２５４の厚さは、例えば１ｎｍ以上２０ｎｍ以下である。
【００６５】
記憶素子２５０の形成方法は、トランジスタ２３０の形成方法と同様である。すなわち、コア層２００上、配線２１２上、及び配線２１４上に、第１層２５２、第２層２５４、及び第３層２５６をこの順に積層する。次いで、配線２１４上に、第１層２５２、第２層２５４、及び第３層２５６上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして配線２１４上に、第１層２５２、第２層２５４、及び第３層２５６をエッチングする。これにより、記憶素子２５０が形成される。なお、記憶素子２５０とトランジスタ２３０のうち、どちらが先にコア層２００上に形成されても良い。
【００６６】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、配線基板２０に、トランジスタ２３０及び記憶素子２５０を有するメモリセルを設けることができる。
【００６７】
（第５の実施形態）
図１１は、第５の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第４の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００６８】
本実施形態に係る配線基板２０は、トランジスタ２３０のドレイン及びビア２２５から第１配線２３２（ゲート電極）までの距離が、ソース及びビア２２３から第１配線２３２までの距離よりも大きい点を除いて、第１〜第３の実施形態のいずれかに係る配線基板２０と同様の構成である。
【００６９】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１の実施形態において図４に示した回路のように、トランジスタ２３０のドレインに高電圧が印加される場合であっても、ビア２２５と第１配線２３２の間で絶縁破壊が生じることを抑制できる。すなわち、トランジスタ２３０のドレインに、高電圧を印加することができる。
【００７０】
（第６の実施形態）
図１２は、第６の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１又は第３の実施形態に係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００７１】
本実施形態に係る配線基板２０は、トランジスタ２３０の代わりにダイオード２６０を有している点を除いて、第１〜第３の実施形態のいずれかに係る配線基板２０と同様の構成である。ダイオード２６０は、第１の実施形態におけるトランジスタ２３０の構造を変更し、ビア２２３を介して、第１配線２３２と半導体層２３６のソースを接続した構造を有している。
【００７２】
本実施形態によれば、配線基板２０内に、ダイオード２６０を形成することができる。
【００７３】
（第７の実施形態）
図１３は、第７の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１又は第３の実施形態に係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００７４】
本実施形態に係る配線基板２０は、トランジスタ２３０の代わりに、ＭＩＭ型の容量素子２７０を有している点を除いて、第１〜第３の実施形態のいずれかに係る配線基板２０と同様の構成である。容量素子２７０は、第１配線２３２を下部電極とし、ゲート絶縁膜２３４を誘電膜とし、半導体層２３６を上部電極とした構成を有している。
【００７５】
本実施形態によれば、配線基板２０内に、ＭＩＭ型の容量素子２７０を形成することができる。
【００７６】
（第８の実施形態）
図１４は、第８の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第７の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００７７】
本実施形態に係る配線基板２０は、電極２４２を有している面に放熱層２８０を有している点を除いて、第１〜第７の実施形態のいずれかに係る配線基板２０と同様の構成である。放熱層２８０は、例えば銅又はアルミニウムなどの金属層である。放熱層２８０の厚さは、例えば１μｍ以上１００μｍ以下である。
【００７８】
本実施形態によっても、第１〜第７の実施形態と同様の効果を得ることができる。また、放熱層２８０を設けているため、トランジスタ２３０が発生する熱を効率よく放熱することができる。
【００７９】
（第９の実施形態）
図１５は、第９の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第８の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００８０】
本実施形態において、配線基板２０は、半導体基板（例えばシリコン基板）３００を用いたインターポーザである。具体的には、配線基板２０は、半導体基板３００上に多層配線層を有している。配線層は、絶縁層の表層に銅配線を埋め込んだ構成を有している。本図に示す例では、配線層３１０、配線層３２０、及び配線層３３０がこの順に積層されている。そして配線層３１０には、配線３１２及び第１配線３１４が埋め込まれている。配線３１２及び第１配線３１４は同一工程で形成されている。このため、配線３１２と第１配線３１４は同一の深さを有している。配線層３２０には、配線３２４、ソース配線３２６、及びドレイン配線３２８が埋め込まれている。最上層の配線層３３０には、配線３３４が埋め込まれている。配線３３４の一部は電極になっており、この電極上に、バリアメタル３５２を介してバンプ３５０が形成されている。
【００８１】
上記した各配線は、デュアルダマシン法により形成されていても良いし、シングルダマシン法により形成されていても良い。また各配線及びビアを埋め込むための溝又は孔の側壁には、バリアメタル膜が形成されている。これらバリアメタル膜は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物などにより形成されている。なお、バリアメタル膜は、これらの材料で構成された単層であってもよいし、２つ以上の層が積層したものであってもよい。積層構造の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、Ｔａ（上層）／ＴａＮ（下層）の積層構造がある。
【００８２】
また、半導体基板３００には、貫通電極３４０が形成されている。貫通電極３４０は、半導体基板３００及び配線層３１０を貫通し、一端側が配線３１２又は第１配線３１４に接続している。貫通電極３４０が埋め込まれている孔の内壁には、絶縁膜３４２が形成されている。すなわち貫通電極３４０は、半導体基板３００及び配線層３１０を貫通している孔の内壁に絶縁膜３４２を形成し、さらにこの穴の中にバリアメタル、及び銅などの金属を埋め込むことにより、形成されている。
【００８３】
貫通電極３４０の他端側には、バリアメタル３６２を介してバンプ３６０が接続している。バンプ３６０は、貫通電極３４０を介して配線３１２又は第１配線３１４に接続している。なお、半導体基板３００の裏面は、保護絶縁膜３０２によって覆われている。
【００８４】
配線層３１０と配線層３２０の間には、拡散防止膜３２２が形成されている。拡散防止膜３２２は、Ｓｉ、Ｃ、及びＮのうち少なくとも２種の元素を含む絶縁材料により形成されている。例えば拡散防止膜３２２は、ＳｉＮ膜、ＳｉＣＮ膜、又はＳｉＣ膜である。なお、拡散防止膜３２２は、これらの少なくとも２つを積層した積層膜であってもよい。拡散防止膜３２２の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である
【００８５】
拡散防止膜３２２のうち平面視で第１配線３１４と重なる領域及びその周囲の上には、半導体層３７２が形成されている。半導体層３７２は、厚さが例えば１０ｎｍ以上２００ｎｍ以下である。半導体層３７２は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ、ＳｎＯ、またはＣｕＯなどの酸化物半導体層を有している。半導体層３７２は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体層３７２はポリシリコン層又はアモルファスシリコン層であってもよい。
【００８６】
半導体層３７２には、ソース及びドレインが設けられている。半導体層３７２が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体層３７２がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば５０ｎｍ以上１μｍ以下である。半導体層３７２のソースは、ビアを介してソース配線３２６に接続しており、ドレインは、ビアを介してドレイン配線３２８に接続している。
【００８７】
半導体層３７２のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第１配線３１４と重なっている。
【００８８】
第１配線３１４、拡散防止膜３２２、及び半導体層３７２は、トランジスタ３７０を構成している。すなわち本実施形態では、配線基板２０の多層配線層の中に、トランジスタ３７０が形成されている。具体的には、第１配線３１４がゲート電極になっており、拡散防止膜３２２がゲート絶縁膜になっている。なお、拡散防止膜３２２は、第１配線３１４と重なる部分及びその周囲が、他の部分よりも薄くなっていても良い。
【００８９】
本実施形態に係る配線基板２０の製造方法は、以下の通りである。まず、半導体基板３００上に配線層３１０を形成する。次いで、配線層３１０内に、配線３１２及び第１配線３１４を埋め込む。次いで、配線層３１０上、配線３１２上、及び第１配線３１４上に、拡散防止膜３２２を形成する。
【００９０】
次いで、拡散防止膜３２２の上に半導体層３７２を形成する。半導体層３７２の形成方法は、半導体層２３６の形成方法と同様である。次いで、半導体層３７２上にハードマスク膜（図示せず）を形成し、このハードマスク膜を介して半導体層３７２をパターニングする。このハードマスクは、例えば拡散防止膜３２２と同一の材料を有している。
【００９１】
次いで、拡散防止膜３２２上及び半導体層３７２上に、配線層３２０を形成する。次いで、配線層３２０に配線溝及びビアを形成する。次いで、半導体層３７２のうちビアホールの底面に露出している領域には、還元性プラズマ（例：水素プラズマ）による処理、又は窒素含有プラズマ（例：アンモニアプラズマ）による処理が行われる。これにより、半導体層３７２にはソース及びドレインが形成される。
【００９２】
次いで、配線層３２０にビア及び配線３２４、ソース配線３２６、及びドレイン配線３２８を埋め込む。次いで、拡散防止膜３３２、配線層３３０、及び配線３３４を形成する。
【００９３】
次いで、半導体基板３００及び配線層３１０に、貫通電極３４０を形成するための孔を形成する。次いで、この孔内に、絶縁膜３４２、バリアメタル、及び貫通電極３４０を形成する。
【００９４】
次いで、保護絶縁膜３３６，３０２を形成した後、バリアメタル３５２及びバンプ３５０、並びにバリアメタル３６２及びバンプ３６０を形成する。
【００９５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、配線基板２０として半導体インターポーザを使用しているため、第１の実施形態と比較して、半導体層３７２の成膜温度を高くすることができる。従ってトランジスタ３７０の特性を向上させることができる。また半導体の熱伝導率は樹脂の熱伝導率よりも高いため、トランジスタ３７０で生じた熱を外部に放熱しやすくなる。
【００９６】
（第１０の実施形態）
図１６は、第１０の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る電子装置は、半導体チップ１０が配線基板２０にボンディングワイヤ４３を用いて実装されている点を除いて、第１の実施形態に係る電子装置と同様の構成である。
なお、第２〜第９の実施形態に係る電子装置においても半導体チップ１０が配線基板２０にボンディングワイヤ４３を用いて実装されていてもよい。
【００９７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００９８】
（第１１の実施形態）
図１７は、第１１の実施形態に係る配線基板２０の構成を示す断面図である。図１８は、図１７に示したトランジスタ２３０の平面図である。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第５、及び第８の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００９９】
本実施形態に係る配線基板２０は、トランジスタ２３０の平面形状を除いて、第１の実施形態と同様である。トランジスタ２３０の第１配線２３２の平面レイアウトは櫛歯形状である。そして半導体層２３６のうち各第１配線２３２に挟まれている部分の上には、ソース配線２２４とドレイン配線２２６が、交互に延伸している。そして一つのソース配線２２４について複数のビア２２３が形成されており、一つのドレイン配線２２６について複数のビア２２５が形成されている。ソース配線２２４の平面レイアウト及びドレイン配線２２６の平面レイアウトも、櫛歯形状である。すなわち、本実施形態に係るトランジスタ２３０は、櫛歯型のレイアウトを有している。
【０１００】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、トランジスタ２３０が櫛歯型のレイアウトを有しているため、トランジスタ２３０のオン電流を大きくすることができる。
【０１０１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０１０２】
１０ 半導体チップ
１２ 内部回路
２０ 配線基板
２２ 電子部品
２４ 電子部品
３０ プリント配線基板
４２ バンプ
４３ ボンディングワイヤ
４４ ハンダボール
４６ ハンダボール
５２ アンダーフィル樹脂
２００ コア層
２０２ 絶縁材
２１０ 樹脂層
２１２ 配線
２１４ 配線
２２０ ソルダーレジスト層
２２２ 電極
２２３ ビア
２２４ ソース配線
２２５ ビア
２２６ ドレイン配線
２３０ トランジスタ
２３２ 第１配線
２３４ ゲート絶縁膜
２３６ 半導体層
２３８ ハードマスク膜
２４０ 樹脂層
２４２ 電極
２４４ ハンダプリコート膜
２５０ 記憶素子
２５２ 第１層
２５４ 第２層
２５６ 第３層
２６０ ダイオード
２７０ 容量素子
２８０ 放熱層
３００ 半導体基板
３０２ 保護絶縁膜
３１０ 配線層
３１２ 配線
３１４ 第１配線
３２０ 配線層
３２２ 拡散防止膜
３２４ 配線
３２６ ソース配線
３２８ ドレイン配線
３３０ 配線層
３３４ 配線
３４０ 貫通電極
３４２ 絶縁膜
３５０ バンプ
３５２ バリアメタル
３６０ バンプ
３６２ バリアメタル
３７０ トランジスタ
３７２ 半導体層
【技術分野】
【０００１】
本発明は、半導体チップを配線基板に搭載した半導体装置、電子装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法に関する。
【背景技術】
【０００２】
半導体チップは、配線基板に実装された状態で使用される。配線基板としては、樹脂インターポーザや、半導体インターポーザがある。
【０００３】
特許文献１には、半導体インターポーザの半導体基板にトランジスタ等を含む回路を形成することが記載されている。
【０００４】
一方、トランジスタの一つに、化合物半導体の薄膜を用いたものがある。例えば特許文献２，３には、基板上に化合物半導体の薄膜を形成し、この薄膜を用いてトランジスタを形成することが記載されている。
【０００５】
また特許文献４には、配線層中に半導体層を形成し、この半導体層及び配線層の配線を用いてトランジスタを形成することが記載されている。このトランジスタでは、半導体層の下に位置する配線をゲート電極として使用し、かつ、配線層間の拡散防止膜をゲート絶縁膜として使用している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８７８４７号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００７−１２３８６１号公報
【特許文献４】特開２０１０−１４１２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
配線基板にトランジスタ等の素子を組み込むことができれば、半導体装置の設計自由度は向上する。しかし、特許文献１に記載の方法は、実質的には、半導体チップを半導体インターポーザとして使用するものである。このため、インターポーザの製造工程数が多くなってしまう。
【課題を解決するための手段】
【０００８】
本発明によれば、配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置が提供される。
【０００９】
本発明によれば、配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置が提供される。
【００１０】
本発明によれば、半導体装置と、
前記半導体装置を実装した回路基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている電子装置が提供される。
【００１１】
本発明によれば、半導体装置と、
前記半導体装置を実装した回路基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている電子装置が提供される。
【００１２】
本発明によれば、コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板が提供される。
【００１３】
本発明によれば、半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板が提供される。
【００１４】
本発明によれば、配線基板上に半導体チップを実装する工程を有し、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法が提供される。
【００１５】
本発明によれば、配線基板上に半導体チップを実装する工程を有し、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法が提供される。
【００１６】
本発明によれば、コア層を形成する工程と、
前記コア層上に第１樹脂層を形成する工程と、
を備え、
さらに、
前記コア層上又は前記第１樹脂層上に、第１配線を形成する工程と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に半導体層を形成する工程と、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法が提供される。
【００１７】
本発明によれば、半導体基板上に、第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に、平面視で前記第１配線と重なる半導体層を形成する工程と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法が提供される。
【００１８】
本発明によれば、配線基板の配線層に半導体素子を形成している。このため、半導体基板にトランジスタ等の半導体素子を形成する場合と比較して、半導体素子の形成に必要な工程数を少なくすることができる。従って、配線基板の製造工程数を少なくすることができる。
【発明の効果】
【００１９】
本発明によれば、配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくすることができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係る電子装置の構成を示す図である。
【図２】配線基板の構成を示す断面図である。
【図３】図２に示したトランジスタの平面図である。
【図４】図1に示した電子装置の回路図の第１例である。
【図５】図１に示した電子装置の回路図の第２例である。
【図６】図２に示した配線基板の形成方法を示す断面図である。
【図７】図２に示した配線基板の形成方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置の構成を示す回路図である。
【図９】第３の実施形態に係る配線基板の構成を示す断面図である。
【図１０】第４の実施形態に係る配線基板の構成を示す断面図である。
【図１１】第５の実施形態に係る配線基板の構成を示す断面図である。
【図１２】第６の実施形態に係る配線基板の構成を示す断面図である。
【図１３】第７の実施形態に係る配線基板の構成を示す断面図である。
【図１４】第８の実施形態に係る配線基板の構成を示す断面図である。
【図１５】第９の実施形態に係る電子装置の構成を示す断面図である。
【図１６】第１０の実施形態に係る電子装置の構成を示す断面図である。
【図１７】第１１の実施形態に係る配線基板の構成を示す断面図である。
【図１８】図１７に示したトランジスタの平面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
（第１の実施形態）
図１は、第１の実施形態に係る電子装置の構成を示す図である。この電子装置は、プリント配線基板（回路基板）３０に半導体装置を実装したものである。半導体装置は、配線基板２０及び半導体チップ１０を有している。半導体チップ１０は、配線基板２０上に搭載されている。本図に示す例では、半導体チップ１０は配線基板２０にフリップチップ実装されており、バンプ４２を介して配線基板２０に接続している。また半導体チップ１０と配線基板２０の接続面は、アンダーフィル樹脂５２によって封止されている。
【００２３】
半導体装置は、ハンダボール４４を用いてプリント配線基板３０に実装されている。プリント配線基板３０上には、さらに、電子部品２２，２４がハンダボール４６を用いて実装されている。電子部品２２，２４は、プリント配線基板３０に設けられた配線を介して、半導体チップ１０及び配線基板２０を有する半導体装置に接続している。
【００２４】
図２は、配線基板２０の構成を示す断面図である。本実施形態において、配線基板２０は、樹脂インターポーザであり、コア層２００を有している。コア層２００は、例えばエポキシ樹脂を主たる成分とする材料により形成されている。コア層２００の両面には、樹脂層（ビルドアップ層）２１０及び配線２１２が形成されている。各面の配線２１２は、一部がコア層２００に設けられたスルーホールを介して互いに繋がっている。スルーホールのうち金属が設けられていない部分には、絶縁材２０２が埋め込まれている。
【００２５】
コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。ゲート絶縁膜２３４及び半導体層２３６は、第１配線２３２上、及びコア層２００上のうち第１配線２３２の周囲に位置する部分に形成されている。
【００２６】
ゲート絶縁膜２３４は、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＣ膜などのシリコンを含有した絶縁膜、あるいはＡｌＯ、ＨｆＯ、ＺｒＯ、又はＴａＯなどの金属酸化物、もしくはこれらの中から複数の絶縁物質を混合した絶縁膜により形成されている。ゲート絶縁膜２３４の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。
【００２７】
半導体層２３６は、厚さが例えば５ｎｍ以上２００ｎｍ以下である。半導体層２３６は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、又はＣｕＯ層などの酸化物半導体層を有している。半導体層２３６は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体層２３６はポリシリコン層又はアモルファスシリコン層であってもよい。
【００２８】
半導体層２３６には、ソース及びドレインが設けられている。ソース及びドレインは、少なくとも、半導体層２３６のうちコア層２００上に位置する部分に形成されている。半導体層２３６が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体層２３６がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば５０ｎｍ以上１０μｍ以下である。
【００２９】
半導体層２３６のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第１配線２３２及びゲート絶縁膜２３４と重なっている。
【００３０】
また半導体層２３６の上には、ハードマスク膜２３８が設けられている。ハードマスク膜２３８は、半導体層２３６をエッチングにより選択的に残す際に用いられる。このため、ハードマスク膜２３８と半導体層２３６の平面形状は同一である。ハードマスク膜２３８は、半導体層２３６及びゲート絶縁膜２３４に対してエッチング選択比が取れる材料であれば良い。ハードマスク膜２３８は、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＳｉＮ膜、ＳｉＣＮ膜、又はＳｉＣ膜などのシリコンを含有した絶縁膜により形成されている。
【００３１】
コア層２００の一面上、配線２１２上、及びトランジスタ２３０上には、樹脂層２１０が形成されている。樹脂層２１０にはビアが埋め込まれており、また樹脂層２１０上には電極２２２、ソース配線２２４（第２配線）、及びドレイン配線２２６（第２配線）が形成されている。電極２２２は、配線２１２に接続している。またソース配線２２４は、ビア２２３を介してトランジスタ２３０のソースに接続しており、ドレイン配線２２６は、ビア２２５を介してトランジスタ２３０のドレインに接続している。
【００３２】
樹脂層２１０上、ソース配線２２４上、及びドレイン配線２２６上には、ソルダーレジスト層２２０が形成されている。ソルダーレジスト層２２０には、電極２２２上に位置する開口が形成されている。この開口内には、電極２２２に接続するハンダプリコート膜２４４が形成されている。ソース配線２２４は、半導体チップ１０のバンプ４２（図１に図示）と接続するために設けられている。すなわち本実施形態では、トランジスタ２３０は、コア層２００のうち半導体チップ１０に対向する面に設けられている。
【００３３】
樹脂層２１０及びソルダーレジスト層２２０は、コア層２００の他面側にも形成されている。この他面側の樹脂層２１０上には、電極２４２が形成されている。他面側のソルダーレジスト層２２０は、電極２４２上に位置する開口を有している。電極２４２は、ハンダボール４４（図１に図示）に接続するための電極である。
【００３４】
図３は、図２に示したトランジスタ２３０の平面図である。本図に示す例において、半導体層２３６のうち一つのトランジスタ２３０を形成している領域は、長方形を有している。ビア２２３，２２５は、半導体層２３６の２つの短辺の近傍に接続している。
【００３５】
図４は、図１に示した電子装置の回路図の第１例である。本図に示す例では、半導体チップ１０の内部回路１２は、バンプ４２を介して、配線基板２０のソース配線２２４に接続している。すなわち内部回路１２は、配線基板２０が有するトランジスタ２３０のソースに接続している。
【００３６】
また、配線基板２０のドレイン配線２２６は、ハンダボール４４を介してプリント配線基板３０に接続している。本図に示す例では、ドレイン配線２２６は、ハンダボール４４、プリント配線基板３０が有する配線、及びハンダボール４６を介して電子部品２２に接続している。すなわちトランジスタ２３０のドレインは、電子部品２２に接続している。
【００３７】
またトランジスタ２３０の第１配線２３２は、ハンダボール４４、プリント配線基板３０が有する配線、及びハンダボール４６を介して、電子部品２４に接続している。すなわちトランジスタ２３０のゲート電極は、電子部品２４に接続している。
【００３８】
本図に示す例では、電子部品２４は信号を生成する機能を有しており、電子部品２２は、電源電圧を生成する機能を有している。電子部品２４が生成する信号の電圧は、電子部品２２が生成する電源電圧よりも高い。すなわちトランジスタ２３０は、電子部品２４が生成する信号の電圧を、電子部品２２が生成する電圧に変換する素子である。
【００３９】
図５は、図１に示した電子装置の回路図の第２例である。本図に示す例では、半導体チップ１０の内部回路１２は、バンプ４２を介して、配線基板２０の第１配線２３２、すなわちトランジスタ２３０のゲート電極に接続している。ドレイン配線２２６は、ハンダボール４４、プリント配線基板３０内の配線、及びハンダボール４６を介して電子部品２２に接続している。ソース配線２２４は、ハンダボール４４、プリント配線基板３０内の配線、及びハンダボール４６を介して電子部品２４に接続している。
【００４０】
本図に示す例では、電子部品２４は信号が入力される部品であり、電子部品２２は、電源電圧を生成する部品である。電子部品２２が生成する電源電圧は、内部回路１２が出力する信号の電圧よりも高い。また、電子部品２４が処理する信号の電圧は、半導体チップ１０の内部回路１２が出力する信号の電圧よりも高い。すなわちトランジスタ２３０は、内部回路１２が出力する信号を、電子部品２４が生成する電圧の信号に変換する素子である。
【００４１】
図６及び図７は、図２に示した配線基板２０の形成方法を示す断面図である。まず図６（ａ）に示すように、コア層２００にドリル等を用いて、スルーホールを形成する。次いで、コア層２００の両面及びスルーホールの内面に、無電解めっき法を用いてめっき膜（例えば銅膜）を形成する。次いで、コア層２００のスルーホール内を、絶縁材２０２を用いて埋める。次いで、めっき膜をシードとして電解めっきを行う。これにより、コア層２００の両面上、及び絶縁材２０２上に、めっき膜（例えば銅膜）が成長する。次いで、めっき膜を選択的に除去する。これにより、配線２１２及び第１配線２３２が形成される。
【００４２】
次いで図６（ｂ）に示すように、コア層２００の一面上、並びにこの一面上の配線２１２上及び第１配線２３２上に、ゲート絶縁膜２３４を、例えばＣＶＤ法を用いて形成する。次いで、ゲート絶縁膜２３４上に、半導体層２３６を形成する。半導体層２３６がＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ、ＮｉＯ、ＳｎＯ、又はＣｕＯなどの酸化物半導体層を含んでいる場合、半導体層２３６は、例えばスパッタリング法により形成される。このときコア層２００は、３００℃以下の温度に加熱される。また半導体層２３６がポリシリコン層やアモルファスシリコン層である場合、半導体層２３６は、例えばプラズマＣＶＤ法により形成される。
【００４３】
次いで、半導体層２３６上に、ハードマスク膜２３８となる絶縁層を形成する。次いでこの絶縁層上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、絶縁層をエッチングする。これにより、ハードマスク膜２３８が形成される。その後、必要に応じてレジストパターンを除去する。
【００４４】
次いで図７（ａ）に示すように、ハードマスク膜２３８をマスクとして、半導体層２３６及びゲート絶縁膜２３４をエッチングする。これにより、半導体層２３６及びゲート絶縁膜２３４は、所望のパターンとなる。
【００４５】
次いで図７（ｂ）に示すように、コア層２００の両面に、樹脂層２１０を形成する。次いで、２つの樹脂層２１０それぞれに貫通孔を形成する。次いで、この貫通孔の底面及び内側面、及び樹脂層２１０上に、無電解めっき法を用いてめっき膜（例えば銅膜）を形成する。次いで、このめっき膜上にレジストパターンを形成する。次いで、めっき膜をシードとして電解めっきを行う。これにより、めっき膜の内レジストパターンで覆われていない部分に、めっき膜（例えば銅膜）が成長する。その後、レジストパターンを除去し、さらに、レジストパターンの下に位置する無電解めっき膜を除去する。これにより、ビア２２３，２２５、電極２２２、ソース配線２２４、ドレイン配線２２６、及び電極２４２が形成される。
【００４６】
その後、樹脂層２１０上にソルダーレジスト層２２０を形成する。次いで、ソルダーレジスト層２２０を露光及び現像する。これにより、ソルダーレジスト層２２０のうち電極２２２上及び電極２４２上に位置する部分には、開口が形成される。次いで、無電開めっきを行うことにより、電極２２２上及び電極２４２上に、シードメタル膜、例えばＮｉＡｕ膜を形成する。次いで、電極２２２のシードメタル膜上に、ハンダプリコート膜２４４を形成する。
このようにして、図２に示した配線基板２０が形成される。
【００４７】
このようにして形成された配線基板２０の上に、半導体チップ１０を実装すると、半導体装置が形成される。そしてこの半導体装置、電子部品２２、及び電子部品２４をプリント配線基板３０に実装することにより、図１に示した電子装置が形成される。
【００４８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、樹脂インターポーザである配線基板２０にトランジスタ２３０を設けている。このため、Ｓｉ基板にトランジスタ及び多層配線層を形成したものをインターポーザとして使用する場合と比較して、製造工程数を少なくすることができる。従って、半導体素子を有する配線基板２０の製造コストを低くすることができる。
【００４９】
また、コア層２００の上にトランジスタ２３０を形成しているため、樹脂層２１０上にトランジスタ２３０を形成する場合と比較して、容易にトランジスタ２３０を形成することができる。また、コア層２００のうち半導体チップ１０に対向する面に、トランジスタ２３０を形成している。このため、半導体チップ１０とトランジスタ２３０の間の配線長を短くすることができる。
【００５０】
なお、電極２４２からトランジスタ２３０までの配線長を短くしたい場合、トランジスタ２３０は、コア層２００のうち電極２４２側の面に形成されるのが好ましい。
【００５１】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を示す回路図である。本実施形態に係る半導体装置は、半導体チップ１０及び配線基板２０を備えており、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００５２】
まず、配線基板２０には複数のトランジスタ２３０が形成されている。そしてトランジスタ２３０のソース及びドレインは、いずれもバンプ４２を介して半導体チップ１０の内部回路１２に接続している。すなわち本実施形態におけるトランジスタ２３０は、内部回路１２の機能を切り替えるためのスイッチング素子である。
【００５３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５４】
（第３の実施形態）
図９は、第３の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１または第２の実施形態に係る電子装置と同様の構成である。
【００５５】
本実施形態において、コア層２００上には樹脂層２４０（第１樹脂層：ビルドアップ層）及び樹脂層２１０（第２樹脂層）が形成されている。そして配線２１２、第１配線２３２、ゲート絶縁膜２３４、半導体層２３６、及びハードマスク膜２３８は、樹脂層２４０上に形成されている。すなわち本実施形態では、トランジスタ２３０は、樹脂層２４０上に形成されている。
【００５６】
このように、トランジスタ２３０は、配線基板２０を形成する層のうちどの層に形成されても良い。例えば本実施形態において、樹脂層２１０とコア層２００の間に、複数の樹脂層２４０が形成されても良い。
【００５７】
本実施形態によっても、Ｓｉ基板にトランジスタ及び多層配線層を形成したものをインターポーザとして使用する場合と比較して、製造工程数を少なくすることができる。従って、配線基板２０の製造コストを低くすることができる。また、コア層２００を基準にして半導体チップ１０に対向する側に、トランジスタ２３０を形成している。このため、半導体チップ１０とトランジスタ２３０の間の配線長を短くすることができる。
【００５８】
（第４の実施形態）
図１０は、第４の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第３の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００５９】
本実施形態において、配線基板２０は記憶素子２５０を有している点を除いて、第１又は第３の実施形態に係る配線基板２０と同様の構成である。記憶素子２５０は、トランジスタ２３０と同一層に形成されており、ソース配線２２４を介してトランジスタ２３０に接続している。すなわち本実施形態では、トランジスタ２３０は、記憶素子２５０に対する読み出し及び書き込みを制御している。記憶素子２５０は、例えば第２の実施形態における、半導体チップ１０の内部回路１２内の回路を切り替えるためのデータを記憶している。
【００６０】
本実施形態において、記憶素子２５０は、導体層である第１層２５２、絶縁層である第２層２５４、及び導体層である第３層２５６をこの順に積層した積層構造を有している。この積層構造は、配線２１４上及びその周囲に位置するコア層２００上に形成されている。配線２１４は第１層２５２に接続しており、ビア２２３は第３層２５６に接続している。
【００６１】
記憶素子２５０が通常の容量素子（ＤＲＡＭ）である場合、第１層２５２及び第３層２５６は、Ｔｉ層、ＴｉＮ層、Ｔａ層、ＴａＮ層、Ｗ層、ＷＮ層、Ａｌ層、Ｃｕ層、Ｒｕ層、Ｐｔ層、Ｉｒ層、ＲｕＯ層、及びＩｒＯ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第１層２５２及び第３層２５６の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。また第２層２５４は、ＳｉＮ層、ＳｉＯ２層、ＴａＯ層、ＺｒＯ層、ＨｆＯ層、及びＡｌＯ層いずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第２層２５４の厚さは、例えば５ｎｍ以上５０ｎｍ以下である。
【００６２】
記憶素子２５０が強誘電体容量素子（ＦｅＲＡＭ）である場合、第１層２５２及び第３層２５６は、Ｐｔ層、Ｉｒ層、ＩｒＯ層、Ｒｕ層、ＲｕＯ層、ＴｉＮ層、又はＴａＮ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第１層２５２及び第３層２５６の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。また第２層２５４は、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、及び（Ｂａ，Ｓｒ）ＴｉＯのいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第２層２５４の厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。
【００６３】
記憶素子２５０が抵抗変化素子（ＲｅＲＡＭ）である場合、第１層２５２及び第３層２５６は、Ｔｉ層、ＴｉＮ層、Ｔａ層、ＴａＮ層、Ｗ層、ＷＮ層、Ｃｕ層、Ａｌ層、Ｐｔ層、Ｒｕ層、ＲｕＯ層、Ｉｒ層、又はＩｒＯ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第１層２５２及び第３層２５６の厚さは、例えば１０ｎｍ以上５００ｎｍ以下である。また第２層２５４は、ＴａＯ層、ＺｒＯ層、ＨｆＯ層、ＡｌＯ層、ＳｉＯ２層、及びＳｉＯＣＨ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第２層２５４の厚さは、例えば５ｎｍ以上５０ｎｍ以下である。
【００６４】
記憶素子２５０が磁気トンネル接合素子（ＭＲＡＭ）である場合、第１層２５２及び第３層２５６は、Ｐｔ層、Ｃｏ層、Ｒｕ層、Ｎｉ層、Ｆｅ層、もしくはこれらの混合物の層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第１層２５２及び第３層２５６の厚さは、例えば３ｎｍ以上５０ｎｍ以下である。また第２層２５４は、ＡｌＯ層、ＭｇＯ層、ＳｉＯ２層、ＨｆＯ層、及びＺｒＯ層のいずれか一つ、又はこれらのうち２種以上の積層膜により形成されている。第２層２５４の厚さは、例えば１ｎｍ以上２０ｎｍ以下である。
【００６５】
記憶素子２５０の形成方法は、トランジスタ２３０の形成方法と同様である。すなわち、コア層２００上、配線２１２上、及び配線２１４上に、第１層２５２、第２層２５４、及び第３層２５６をこの順に積層する。次いで、配線２１４上に、第１層２５２、第２層２５４、及び第３層２５６上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして配線２１４上に、第１層２５２、第２層２５４、及び第３層２５６をエッチングする。これにより、記憶素子２５０が形成される。なお、記憶素子２５０とトランジスタ２３０のうち、どちらが先にコア層２００上に形成されても良い。
【００６６】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、配線基板２０に、トランジスタ２３０及び記憶素子２５０を有するメモリセルを設けることができる。
【００６７】
（第５の実施形態）
図１１は、第５の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第４の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００６８】
本実施形態に係る配線基板２０は、トランジスタ２３０のドレイン及びビア２２５から第１配線２３２（ゲート電極）までの距離が、ソース及びビア２２３から第１配線２３２までの距離よりも大きい点を除いて、第１〜第３の実施形態のいずれかに係る配線基板２０と同様の構成である。
【００６９】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１の実施形態において図４に示した回路のように、トランジスタ２３０のドレインに高電圧が印加される場合であっても、ビア２２５と第１配線２３２の間で絶縁破壊が生じることを抑制できる。すなわち、トランジスタ２３０のドレインに、高電圧を印加することができる。
【００７０】
（第６の実施形態）
図１２は、第６の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１又は第３の実施形態に係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００７１】
本実施形態に係る配線基板２０は、トランジスタ２３０の代わりにダイオード２６０を有している点を除いて、第１〜第３の実施形態のいずれかに係る配線基板２０と同様の構成である。ダイオード２６０は、第１の実施形態におけるトランジスタ２３０の構造を変更し、ビア２２３を介して、第１配線２３２と半導体層２３６のソースを接続した構造を有している。
【００７２】
本実施形態によれば、配線基板２０内に、ダイオード２６０を形成することができる。
【００７３】
（第７の実施形態）
図１３は、第７の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１又は第３の実施形態に係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００７４】
本実施形態に係る配線基板２０は、トランジスタ２３０の代わりに、ＭＩＭ型の容量素子２７０を有している点を除いて、第１〜第３の実施形態のいずれかに係る配線基板２０と同様の構成である。容量素子２７０は、第１配線２３２を下部電極とし、ゲート絶縁膜２３４を誘電膜とし、半導体層２３６を上部電極とした構成を有している。
【００７５】
本実施形態によれば、配線基板２０内に、ＭＩＭ型の容量素子２７０を形成することができる。
【００７６】
（第８の実施形態）
図１４は、第８の実施形態に係る配線基板２０の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第７の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００７７】
本実施形態に係る配線基板２０は、電極２４２を有している面に放熱層２８０を有している点を除いて、第１〜第７の実施形態のいずれかに係る配線基板２０と同様の構成である。放熱層２８０は、例えば銅又はアルミニウムなどの金属層である。放熱層２８０の厚さは、例えば１μｍ以上１００μｍ以下である。
【００７８】
本実施形態によっても、第１〜第７の実施形態と同様の効果を得ることができる。また、放熱層２８０を設けているため、トランジスタ２３０が発生する熱を効率よく放熱することができる。
【００７９】
（第９の実施形態）
図１５は、第９の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第８の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００８０】
本実施形態において、配線基板２０は、半導体基板（例えばシリコン基板）３００を用いたインターポーザである。具体的には、配線基板２０は、半導体基板３００上に多層配線層を有している。配線層は、絶縁層の表層に銅配線を埋め込んだ構成を有している。本図に示す例では、配線層３１０、配線層３２０、及び配線層３３０がこの順に積層されている。そして配線層３１０には、配線３１２及び第１配線３１４が埋め込まれている。配線３１２及び第１配線３１４は同一工程で形成されている。このため、配線３１２と第１配線３１４は同一の深さを有している。配線層３２０には、配線３２４、ソース配線３２６、及びドレイン配線３２８が埋め込まれている。最上層の配線層３３０には、配線３３４が埋め込まれている。配線３３４の一部は電極になっており、この電極上に、バリアメタル３５２を介してバンプ３５０が形成されている。
【００８１】
上記した各配線は、デュアルダマシン法により形成されていても良いし、シングルダマシン法により形成されていても良い。また各配線及びビアを埋め込むための溝又は孔の側壁には、バリアメタル膜が形成されている。これらバリアメタル膜は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物などにより形成されている。なお、バリアメタル膜は、これらの材料で構成された単層であってもよいし、２つ以上の層が積層したものであってもよい。積層構造の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、Ｔａ（上層）／ＴａＮ（下層）の積層構造がある。
【００８２】
また、半導体基板３００には、貫通電極３４０が形成されている。貫通電極３４０は、半導体基板３００及び配線層３１０を貫通し、一端側が配線３１２又は第１配線３１４に接続している。貫通電極３４０が埋め込まれている孔の内壁には、絶縁膜３４２が形成されている。すなわち貫通電極３４０は、半導体基板３００及び配線層３１０を貫通している孔の内壁に絶縁膜３４２を形成し、さらにこの穴の中にバリアメタル、及び銅などの金属を埋め込むことにより、形成されている。
【００８３】
貫通電極３４０の他端側には、バリアメタル３６２を介してバンプ３６０が接続している。バンプ３６０は、貫通電極３４０を介して配線３１２又は第１配線３１４に接続している。なお、半導体基板３００の裏面は、保護絶縁膜３０２によって覆われている。
【００８４】
配線層３１０と配線層３２０の間には、拡散防止膜３２２が形成されている。拡散防止膜３２２は、Ｓｉ、Ｃ、及びＮのうち少なくとも２種の元素を含む絶縁材料により形成されている。例えば拡散防止膜３２２は、ＳｉＮ膜、ＳｉＣＮ膜、又はＳｉＣ膜である。なお、拡散防止膜３２２は、これらの少なくとも２つを積層した積層膜であってもよい。拡散防止膜３２２の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である
【００８５】
拡散防止膜３２２のうち平面視で第１配線３１４と重なる領域及びその周囲の上には、半導体層３７２が形成されている。半導体層３７２は、厚さが例えば１０ｎｍ以上２００ｎｍ以下である。半導体層３７２は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ、ＳｎＯ、またはＣｕＯなどの酸化物半導体層を有している。半導体層３７２は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体層３７２はポリシリコン層又はアモルファスシリコン層であってもよい。
【００８６】
半導体層３７２には、ソース及びドレインが設けられている。半導体層３７２が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体層３７２がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば５０ｎｍ以上１μｍ以下である。半導体層３７２のソースは、ビアを介してソース配線３２６に接続しており、ドレインは、ビアを介してドレイン配線３２８に接続している。
【００８７】
半導体層３７２のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第１配線３１４と重なっている。
【００８８】
第１配線３１４、拡散防止膜３２２、及び半導体層３７２は、トランジスタ３７０を構成している。すなわち本実施形態では、配線基板２０の多層配線層の中に、トランジスタ３７０が形成されている。具体的には、第１配線３１４がゲート電極になっており、拡散防止膜３２２がゲート絶縁膜になっている。なお、拡散防止膜３２２は、第１配線３１４と重なる部分及びその周囲が、他の部分よりも薄くなっていても良い。
【００８９】
本実施形態に係る配線基板２０の製造方法は、以下の通りである。まず、半導体基板３００上に配線層３１０を形成する。次いで、配線層３１０内に、配線３１２及び第１配線３１４を埋め込む。次いで、配線層３１０上、配線３１２上、及び第１配線３１４上に、拡散防止膜３２２を形成する。
【００９０】
次いで、拡散防止膜３２２の上に半導体層３７２を形成する。半導体層３７２の形成方法は、半導体層２３６の形成方法と同様である。次いで、半導体層３７２上にハードマスク膜（図示せず）を形成し、このハードマスク膜を介して半導体層３７２をパターニングする。このハードマスクは、例えば拡散防止膜３２２と同一の材料を有している。
【００９１】
次いで、拡散防止膜３２２上及び半導体層３７２上に、配線層３２０を形成する。次いで、配線層３２０に配線溝及びビアを形成する。次いで、半導体層３７２のうちビアホールの底面に露出している領域には、還元性プラズマ（例：水素プラズマ）による処理、又は窒素含有プラズマ（例：アンモニアプラズマ）による処理が行われる。これにより、半導体層３７２にはソース及びドレインが形成される。
【００９２】
次いで、配線層３２０にビア及び配線３２４、ソース配線３２６、及びドレイン配線３２８を埋め込む。次いで、拡散防止膜３３２、配線層３３０、及び配線３３４を形成する。
【００９３】
次いで、半導体基板３００及び配線層３１０に、貫通電極３４０を形成するための孔を形成する。次いで、この孔内に、絶縁膜３４２、バリアメタル、及び貫通電極３４０を形成する。
【００９４】
次いで、保護絶縁膜３３６，３０２を形成した後、バリアメタル３５２及びバンプ３５０、並びにバリアメタル３６２及びバンプ３６０を形成する。
【００９５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、配線基板２０として半導体インターポーザを使用しているため、第１の実施形態と比較して、半導体層３７２の成膜温度を高くすることができる。従ってトランジスタ３７０の特性を向上させることができる。また半導体の熱伝導率は樹脂の熱伝導率よりも高いため、トランジスタ３７０で生じた熱を外部に放熱しやすくなる。
【００９６】
（第１０の実施形態）
図１６は、第１０の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る電子装置は、半導体チップ１０が配線基板２０にボンディングワイヤ４３を用いて実装されている点を除いて、第１の実施形態に係る電子装置と同様の構成である。
なお、第２〜第９の実施形態に係る電子装置においても半導体チップ１０が配線基板２０にボンディングワイヤ４３を用いて実装されていてもよい。
【００９７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００９８】
（第１１の実施形態）
図１７は、第１１の実施形態に係る配線基板２０の構成を示す断面図である。図１８は、図１７に示したトランジスタ２３０の平面図である。本実施形態に係る電子装置は、配線基板２０の構成を除いて、第１〜第５、及び第８の実施形態のいずれかに係る電子装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。
【００９９】
本実施形態に係る配線基板２０は、トランジスタ２３０の平面形状を除いて、第１の実施形態と同様である。トランジスタ２３０の第１配線２３２の平面レイアウトは櫛歯形状である。そして半導体層２３６のうち各第１配線２３２に挟まれている部分の上には、ソース配線２２４とドレイン配線２２６が、交互に延伸している。そして一つのソース配線２２４について複数のビア２２３が形成されており、一つのドレイン配線２２６について複数のビア２２５が形成されている。ソース配線２２４の平面レイアウト及びドレイン配線２２６の平面レイアウトも、櫛歯形状である。すなわち、本実施形態に係るトランジスタ２３０は、櫛歯型のレイアウトを有している。
【０１００】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、トランジスタ２３０が櫛歯型のレイアウトを有しているため、トランジスタ２３０のオン電流を大きくすることができる。
【０１０１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０１０２】
１０ 半導体チップ
１２ 内部回路
２０ 配線基板
２２ 電子部品
２４ 電子部品
３０ プリント配線基板
４２ バンプ
４３ ボンディングワイヤ
４４ ハンダボール
４６ ハンダボール
５２ アンダーフィル樹脂
２００ コア層
２０２ 絶縁材
２１０ 樹脂層
２１２ 配線
２１４ 配線
２２０ ソルダーレジスト層
２２２ 電極
２２３ ビア
２２４ ソース配線
２２５ ビア
２２６ ドレイン配線
２３０ トランジスタ
２３２ 第１配線
２３４ ゲート絶縁膜
２３６ 半導体層
２３８ ハードマスク膜
２４０ 樹脂層
２４２ 電極
２４４ ハンダプリコート膜
２５０ 記憶素子
２５２ 第１層
２５４ 第２層
２５６ 第３層
２６０ ダイオード
２７０ 容量素子
２８０ 放熱層
３００ 半導体基板
３０２ 保護絶縁膜
３１０ 配線層
３１２ 配線
３１４ 第１配線
３２０ 配線層
３２２ 拡散防止膜
３２４ 配線
３２６ ソース配線
３２８ ドレイン配線
３３０ 配線層
３３４ 配線
３４０ 貫通電極
３４２ 絶縁膜
３５０ バンプ
３５２ バリアメタル
３６０ バンプ
３６２ バリアメタル
３７０ トランジスタ
３７２ 半導体層
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１配線は前記コア層上に形成されており、
前記第１樹脂層上に形成された第２配線と、
前記第１樹脂層に形成され、前記半導体層と前記第２配線とを接続するビアと、
を備える半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１配線は前記第１樹脂層上に形成されており、
前記第１樹脂層上に形成された第２樹脂層と、
前記第２樹脂層上に形成された第２配線と、
前記第２樹脂層に形成され、前記半導体層と前記第２配線とを接続するビアと、
を備える半導体装置。
【請求項４】
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記半導体素子は、前記第１配線をゲート電極としたトランジスタである半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記トランジスタのソースは、前記半導体チップに接続しており、
前記配線基板は、前記トランジスタのドレインに第１電圧を印加するドレイン配線を備え、
前記トランジスタの閾値電圧は、前記第１電圧よりも高い半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１配線は前記半導体チップに接続しており、
前記配線基板は、前記トランジスタのドレインに第１電圧を印加するドレイン配線を備え、
前記トランジスタの閾値電圧は、前記第１電圧よりも低い半導体装置。
【請求項８】
請求項５〜７のいずれか一項に記載の半導体装置において、
平面視において、前記第１配線とから前記トランジスタのソースまでの距離は、前記第１配線から前記トランジスタのドレインまでの距離よりも大きい半導体装置。
【請求項９】
請求項５〜７のいずれか一項に記載の半導体装置において、
前記トランジスタに接続する記憶素子を有する半導体装置。
【請求項１０】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記半導体層と前記第１配線の間に形成されたゲート絶縁膜を有しており、
前記半導体素子は、前記第１配線を下部電極としており、かつ前記半導体層を上部電極とした容量素子である半導体装置。
【請求項１１】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記半導体層と前記第１配線の間に形成されたゲート絶縁膜を有しており、
前記半導体層は、ソース及びドレインを有しており、
前記ソースは、前記第１電極に短絡しており、
前記ソース、前記ドレイン、前記ゲート絶縁膜、及び前記第１電極は、ダイオードを形成している半導体装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体装置において、
前記半導体層は、酸化物半導体層である半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記酸化物半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、又はＣｕＯ層である半導体装置。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体装置において、
前記半導体層上に形成され、平面形状が前記半導体層と同一であるハードマスク膜を備える半導体装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体装置において、
前記配線基板は、表面に、放熱用の金属層を有している半導体装置。
【請求項１６】
半導体装置と、
前記半導体装置を実装した回路基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている電子装置。
【請求項１７】
半導体装置と、
前記半導体装置を実装した回路基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている電子装置。
【請求項１８】
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板。
【請求項１９】
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板。
【請求項２０】
配線基板上に半導体チップを実装する工程を有し、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法。
【請求項２１】
配線基板上に半導体チップを実装する工程を有し、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法。
【請求項２２】
コア層を形成する工程と、
前記コア層上に第１樹脂層を形成する工程と、
を備え、
さらに、
前記コア層上又は前記第１樹脂層上に、第１配線を形成する工程と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に半導体層を形成する工程と、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法。
【請求項２３】
半導体基板上に、第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に、平面視で前記第１配線と重なる半導体層を形成する工程と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法。
【請求項１】
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１配線は前記コア層上に形成されており、
前記第１樹脂層上に形成された第２配線と、
前記第１樹脂層に形成され、前記半導体層と前記第２配線とを接続するビアと、
を備える半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１配線は前記第１樹脂層上に形成されており、
前記第１樹脂層上に形成された第２樹脂層と、
前記第２樹脂層上に形成された第２配線と、
前記第２樹脂層に形成され、前記半導体層と前記第２配線とを接続するビアと、
を備える半導体装置。
【請求項４】
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記半導体素子は、前記第１配線をゲート電極としたトランジスタである半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記トランジスタのソースは、前記半導体チップに接続しており、
前記配線基板は、前記トランジスタのドレインに第１電圧を印加するドレイン配線を備え、
前記トランジスタの閾値電圧は、前記第１電圧よりも高い半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１配線は前記半導体チップに接続しており、
前記配線基板は、前記トランジスタのドレインに第１電圧を印加するドレイン配線を備え、
前記トランジスタの閾値電圧は、前記第１電圧よりも低い半導体装置。
【請求項８】
請求項５〜７のいずれか一項に記載の半導体装置において、
平面視において、前記第１配線とから前記トランジスタのソースまでの距離は、前記第１配線から前記トランジスタのドレインまでの距離よりも大きい半導体装置。
【請求項９】
請求項５〜７のいずれか一項に記載の半導体装置において、
前記トランジスタに接続する記憶素子を有する半導体装置。
【請求項１０】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記半導体層と前記第１配線の間に形成されたゲート絶縁膜を有しており、
前記半導体素子は、前記第１配線を下部電極としており、かつ前記半導体層を上部電極とした容量素子である半導体装置。
【請求項１１】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記半導体層と前記第１配線の間に形成されたゲート絶縁膜を有しており、
前記半導体層は、ソース及びドレインを有しており、
前記ソースは、前記第１電極に短絡しており、
前記ソース、前記ドレイン、前記ゲート絶縁膜、及び前記第１電極は、ダイオードを形成している半導体装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体装置において、
前記半導体層は、酸化物半導体層である半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記酸化物半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、又はＣｕＯ層である半導体装置。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体装置において、
前記半導体層上に形成され、平面形状が前記半導体層と同一であるハードマスク膜を備える半導体装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体装置において、
前記配線基板は、表面に、放熱用の金属層を有している半導体装置。
【請求項１６】
半導体装置と、
前記半導体装置を実装した回路基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている電子装置。
【請求項１７】
半導体装置と、
前記半導体装置を実装した回路基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板上に搭載された半導体チップと、
を備え、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている電子装置。
【請求項１８】
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板。
【請求項１９】
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板。
【請求項２０】
配線基板上に半導体チップを実装する工程を有し、
前記配線基板は、
コア層と、
前記コア層上に形成された第１樹脂層と、
前記コア層上、又は前記第１樹脂層上に形成された第１配線と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に形成された半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法。
【請求項２１】
配線基板上に半導体チップを実装する工程を有し、
前記配線基板は、
半導体基板と、
前記半導体基板上に形成された配線層と、
前記配線層に形成された第１配線と、
前記配線層上に位置し、平面視で前記第１配線と重なる半導体層と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている半導体装置の製造方法。
【請求項２２】
コア層を形成する工程と、
前記コア層上に第１樹脂層を形成する工程と、
を備え、
さらに、
前記コア層上又は前記第１樹脂層上に、第１配線を形成する工程と、
前記コア層及び前記第１樹脂層のうち前記第１配線が形成されている層上、及び前記第１配線上に半導体層を形成する工程と、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法。
【請求項２３】
半導体基板上に、第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に、平面視で前記第１配線と重なる半導体層を形成する工程と、
を有し、
前記第１配線及び前記半導体層により半導体素子が形成されている配線基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−１６７４６（Ｐ２０１３−１６７４６Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１５０４０２（Ｐ２０１１−１５０４０２）
【出願日】平成２３年７月６日（２０１１．７．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年７月６日（２０１１．７．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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