回路基板、回路基板の製造方法及び電子装置
【課題】回路基板の信号伝送特性を向上させる。
【解決手段】回路基板１０は、絶縁層６内に設けられた配線層２、配線層４、及び貫通ビアホール７を含む。配線層２は、貫通ビアホール７が接続されたランド部２ａと、そのランド部２ａに接続された配線部２ｂとを有し、ランド部２ａが、配線部２ｂよりも、上層の配線層４から離れる方向に薄くなっている。ランド部２ａを薄くすることで、信号伝送時の、貫通ビアホール７との接続部におけるインピーダンスの低下を抑え、伝送損失を低減する。
【解決手段】回路基板１０は、絶縁層６内に設けられた配線層２、配線層４、及び貫通ビアホール７を含む。配線層２は、貫通ビアホール７が接続されたランド部２ａと、そのランド部２ａに接続された配線部２ｂとを有し、ランド部２ａが、配線部２ｂよりも、上層の配線層４から離れる方向に薄くなっている。ランド部２ａを薄くすることで、信号伝送時の、貫通ビアホール７との接続部におけるインピーダンスの低下を抑え、伝送損失を低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板、回路基板の製造方法、及び回路基板を含む電子装置に関する。
【背景技術】
【０００２】
半導体素子等をはじめとする電子部品が実装される回路基板の１つに、複数の配線層を含む回路基板がある。このような回路基板では、異なる配線層同士が、それらの間に設けられる絶縁層を貫通するビア（ビアホール）等の導電部で電気的に接続される。配線層の、ビア等の導電部が接続される部分には、例えばランド部が設けられる。ランド部に関しては、その平面サイズを小さくしたり、回路基板表面で所定部位の厚みを変えたりする技術等が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２８６３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
配線層にランド部を設けた回路基板では、信号伝送の際、ランド部とビア等の導電部との接続部において、局所的にインピーダンスが低下し、インピーダンス不整合が発生する場合がある。例えば、このようなインピーダンス不整合は、ランド部とビア等の導電部との接続部における伝送信号の反射、ランド部とその周辺の他の配線層との間に生じるキャパシタンスの影響等が原因となって発生する。
【０００５】
回路基板では、このようなインピーダンス不整合に起因して、ランド部とビア等の導電部との接続部で伝送信号の反射が増加し、反射による伝送損失が、実装される電子部品を含めた回路上、許容できないレベルになってしまう場合がある。インピーダンス不整合に起因した伝送損失は、伝送信号の周波数が高くなるほど生じ易くなる傾向がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１絶縁層上に配設された第１配線層と、前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、前記第１配線層に接続されたビアとを含み、前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている回路基板が提供される。
【０００７】
また、本発明の一観点によれば、第１絶縁層上に第１配線層を配設する工程と、前記第１配線層の上方に第２絶縁層を介して第２配線層を配設する工程と、前記第１配線層に接続されるビアを配設する工程とを含み、前記第１配線層を配設する工程は、前記第１絶縁層上に、前記ビアが接続されるランド部と、前記ランド部に接続された配線部とを有する配線パターンを形成する工程と、形成された前記ランド部を薄くする工程とを含む回路基板の製造方法が提供される。
【０００８】
また、本発明の一観点によれば、開示の回路基板を用いた電子装置が提供される。
【発明の効果】
【０００９】
開示の回路基板によれば、ランド部と他の配線層との距離を広げてそれらの間に生じるキャパシタンスを小さくし、インピーダンスの低下を抑え、伝送損失の低減を図ることが可能になる。伝送特性に優れた回路基板、そのような回路基板を用いた高性能の電子装置を実現することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る回路基板の一例を示す図である。
【図２】第１の実施の形態に係る回路基板の配線層と貫通ビアホールとの配置関係の一例を示す図である。
【図３】別形態の回路基板の一例を示す図である。
【図４】伝送周波数と伝送損失の関係の一例を示す図である。
【図５】第２の実施の形態に係る回路基板の第１形成工程の一例を示す図である。
【図６】第２の実施の形態に係る回路基板の第２形成工程の一例を示す図である。
【図７】露光及び現像工程の説明図である。
【図８】第２の実施の形態に係る回路基板の第３形成工程の一例を示す図である。
【図９】第２の実施の形態に係る回路基板の第４形成工程の一例を示す図である。
【図１０】第２の実施の形態に係る回路基板の第５形成工程の一例を示す図である。
【図１１】第２の実施の形態に係る回路基板の第６形成工程の一例を示す図である。
【図１２】第２の実施の形態に係るコア材形成工程の別例を示す図である。
【図１３】電子装置の一例を示す図である。
【図１４】第３の実施の形態に係る回路基板の一例を示す図である。
【図１５】第３の実施の形態に係る回路基板の形成工程の一例を示す図である。
【図１６】第４の実施の形態に係る回路基板の一例を示す図である。
【図１７】第４の実施の形態に係る回路基板の形成工程の一例を示す図（その１）である。
【図１８】第４の実施の形態に係る回路基板の形成工程の一例を示す図（その２）である。
【図１９】第５の実施の形態に係る回路基板の一例を示す図である。
【発明を実施するための形態】
【００１１】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る回路基板の一例を示す図である。図１には、第１の実施の形態に係る回路基板の要部側面を模式的に図示している。また、図２は第１の実施の形態に係る回路基板の配線パターン（配線層）と貫通ビアホール（貫通ビア）との配置関係の一例を示す図である。図２には、図１に示す回路基板の配線層と貫通ビアホールの配置を模式的に図示している。
【００１２】
図１に示す回路基板１０は、異なる層に設けられた配線層１、配線層２及び配線層３、並びに、上層の配線層１と中層の配線層２の層間に設けられた配線層４、及び中層の配線層２と下層の配線層３の層間に設けられた配線層５を備える。配線層１、配線層２、配線層３、配線層４及び配線層５の間には、絶縁層６が設けられる。
【００１３】
配線層１は、ランド部１ａ、及びランド部１ａに接続された所定幅の配線部１ｂを有する。ランド部１ａは、例えば平面円形状とされ、配線部１ｂの幅よりも大きな幅（外径）を有するように設けられる。
【００１４】
配線層２は、ランド部２ａ、及びランド部２ａに接続された所定幅の配線部２ｂを有する。ランド部２ａは、例えば平面円形状とされ、配線部２ｂの幅よりも大きな外径を有するように設けられる。配線層２のランド部２ａは、それに接続される配線部２ｂよりも、上層側の配線層４から離れる方向に薄く形成される。この点の詳細については後述する。
【００１５】
配線層３は、ランド部３ａ、及びランド部３ａに接続された所定幅の配線部を有する。尚、配線層３の配線部は、図１の奥行方向に設けられる。ランド部３ａは、例えば平面円形状とされ、配線部の幅よりも大きな外径を有するように設けられる。
【００１６】
配線層４は、この例ではグランド電位とされる配線層（グランド配線層）或いは電源電位とされる配線層（電源配線層）である。同様にこの例では、配線層５は、電源配線層或いはグランド配線層である。例えば、配線層４がグランド電位とされ、配線層５が電源電位とされる。
【００１７】
例えば、配線層４及び配線層５は、配線層１のランド部１ａ、配線層２のランド部２ａ、及び配線層３のランド部３ａに対応する位置に、それぞれ開口部（貫通孔）４ａ及び開口部（貫通孔）５ａを有する配線層（プレーン配線層）とされる。ランド部１ａ、ランド部２ａ及びランド部３ａは、貫通ビアホール７によって互いに接続され、貫通ビアホール７は、開口部４ａ及び開口部５ａの内側を通り、配線層４及び配線層５とは非接続とされる。
【００１８】
上記のような回路基板１０は、例えば、いわゆる一括積層プロセスで形成することができる。その詳細は後述するが、一括積層プロセスでは、例えば、まず絶縁層（上記絶縁層６の一部）の両面に銅箔が張り付けられた両面銅張板の、その両面に配線パターン（上記配線層１〜５のうちの所定の２層）を形成する。その後、所定の配線パターンが形成された両面銅張板と未硬化又は半硬化状態の絶縁材料（上記絶縁層６の一部）を交互に積層し、例えば真空中での加熱プレスによって一体化する。加熱プレスによって多層化された状態では、異なる配線層間が電気的に絶縁状態にあるため、これら異なる配線層間を電気的に接続するよう、貫通ビアホール７が形成される。
【００１９】
貫通ビアホール７は、例えば、各配線層（上記のようにして形成した配線層１〜５）を貫通する貫通孔７ａを形成し、その内壁にめっき法等で導電層を形成することで得られる。貫通孔７ａは、例えば機械ドリルを用いて形成される。各配線層のランド部１ａ、ランド部２ａ及びランド部３ａ、並びに、開口部４ａ及び開口部５ａは、予めパターニングの際に、機械ドリルの外径（ドリル径）よりも大きな外径で形成される。異なる配線層間の面方向の位置精度（位置ずれマージン）を補償し、ランド部１ａ、ランド部２ａ及びランド部３ａに精度良く貫通孔７ａを形成するためである。
【００２０】
例えば、貫通孔７ａの形成に使用する機械ドリルのドリル径よりも、１５０μｍ以上、好ましくは２００μｍ以上大きな外径を有するランド部１ａ、ランド部２ａ及びランド部３ａが形成される。一例として、異なる配線層間の面方向の位置精度が±１００μｍ程度で、貫通孔７ａの形成にドリル径３５０μｍの機械ドリルを使用する場合において、配線部の幅が９０μｍの配線層に、外径６００μｍのランド部が形成される。
【００２１】
尚、ランド部１ａ、ランド部２ａ及びランド部３ａの平面形状は、円形状のほか、楕円形状、多角形状、異形状等であっても構わない。このような円形状以外の形状とする場合にも、貫通孔７ａの形成時に使用する機械ドリルのドリル径よりも一定以上大きな平面サイズのランド部１ａ、ランド部２ａ及びランド部３ａが形成される。
【００２２】
また、貫通孔７ａは、上記のような機械ドリルによる加工のほか、レーザ加工、エッチング加工によって形成することもできる。このようなレーザ加工やエッチング加工を用いる場合にも、各配線層の面方向の位置精度を基に、所定平面サイズのランド部１ａ、ランド部２ａ及びランド部３ａが形成される。
【００２３】
上記のような回路基板１０において、中層の配線層２のランド部２ａは、それに接続される配線部２ｂよりも、上層側の配線層４（例えばグランド配線層）から離れる方向に薄く形成される。このようにランド部２ａを配線部２ｂよりも薄く形成することで、ランド部２ａと配線部２ｂとを同じ厚さで形成した場合に比べ、貫通ビアホール７が接続されるランド部２ａと、上層の配線層４との距離が広がるようになる。ランド部２ａと上層の配線層４との距離が広がることで、回路基板１０での信号伝送時において、ランド部２ａと上層の配線層４との間に生じるキャパシタンスが、より小さく抑えられるようになる。その結果、貫通ビアホール７と配線層２（ランド部２ａ）との接続部におけるインピーダンス不整合の発生が抑えられるようになる。
【００２４】
ここで、図３はランド部と配線部を同じ厚さで形成した回路基板の一例を示す図である。
図３に示す回路基板５００は、中層の配線層５２０のランド部５２０ａと配線部５２０ｂが同じ厚さで形成された構造を有する。その他の構造は、上記図１に示した回路基板１０と同じである。
【００２５】
貫通ビアホール７と配線層５２０との接続部において、配線部５２０ｂよりも幅広で、貫通ビアホール７よりも大きな外径を有するランド部５２０ａの存在は、伝送信号の特性インピーダンスを局所的に低下させ、インピーダンス不整合を発生させる一因となり得る。
【００２６】
周波数が１ギガヘルツ（ＧＨｚ）程度の信号伝送であれば、たとえそのようなインピーダンス不整合が発生しても、回路基板５００の実装電子部品を含めた回路上、その動作への影響は比較的小さい。しかし、周波数が５ＧＨｚを超えるような、より高周波の信号伝送では、インピーダンス不整合が原因で生じる反射損失（伝送損失）が比較的大きくなり、回路基板５００の実装電子部品を含めた回路上、その動作への影響が比較的大きくなる。
【００２７】
尚、このようなインピーダンス不整合は、ランド部５２０ａの外径を小さくすることで抑えることが可能である。しかし、このようにランド部５２０ａの外径を小さくする場合には、機械ドリル等による貫通孔７ａ形成時の位置精度から要求されるランド部５２０ａの外径を確保することができなくなってしまうことが起こり得る。
【００２８】
図４は伝送周波数と伝送損失の関係の一例を示す図である。
図４には、上記図１に示した回路基板１０の伝送周波数と伝送損失の関係の一例（実線Ｐ）、及び上記図３に示した回路基板５００の伝送周波数と伝送損失の関係の一例（点線Ｑ）を示している。ここで、回路基板１０及び回路基板５００の絶縁層６には、ガラスエポキシ（ＦＲ−４）材料が用いられる。配線層２及び配線層５２０の、各々の配線部２ｂ及び配線部５２０ｂから上下１００μｍの高さの位置に、開口部４ａ及び開口部５ａの外径が６００μｍの配線層４及び配線層５を設ける。貫通ビアホール７の外径は３５０μｍとされる。配線部１ｂ、配線部２ｂ、配線部５２０ｂ、及び配線層３の配線部は、幅９０μｍ、厚さ３５μｍとされる。ランド部１ａ、ランド部５２０ａ及びランド部３ａは、外径６００μｍ、厚さ３５μｍとされる。回路基板１０のランド部２ａは、外径６００μｍ、厚さは１０μｍと薄くされる。
【００２９】
回路基板１０及び回路基板５００はいずれも、伝送周波数の増加に伴い、伝送損失が増加する傾向を示す。ランド部２ａを配線部２ｂよりも薄くした回路基板１０では、ランド部５２０ａを配線部５２０ｂと同じ厚さとした回路基板５００に比べ、例えば伝送周波数１６ＧＨｚでは０．３デシベル（ｄＢ）程度、伝送損失を小さく抑えることができる。図１及び図２では図示を省略しているが、配線部２ｂの例えば両端部に、このように薄くしたランド部２ａを設けた場合には、伝送周波数１６ＧＨｚで０．６ｄＢ程度、伝送損失を低減できることになる。このようにランド部２ａを配線部２ｂよりも薄くすることで、高周波伝送時の伝送損失の低減を図ることが可能になる。
【００３０】
上記のような貫通ビアホール７と配線層５２０との接続部におけるインピーダンス不整合の発生要因の１つとして、ランド部５２０ａと、そのランド部５２０ａを含む配線層５２０の上層に配置される配線層４との間に生じるキャパシタンスを挙げることができる。これは、回路基板５００の厚さ方向の要因と言うことができる。一方、前述のように、インピーダンス不整合の発生は、ランド部５２０ａの径を小さくすることで抑えることが可能であるが、そうすると機械ドリル等による貫通孔７ａ形成時の位置精度から要求されるランド部５２０ａの外径を確保することができなくなる。ランド部５２０ａに一定の外径（平面サイズ）を確保すれば、インピーダンス不整合が発生してしまう。これは、回路基板５００の平面方向の要因と言うことができる。
【００３１】
これらの点に鑑み、上記の回路基板１０では、配線層２のランド部２ａを、配線部２ｂよりも薄くなるようにする。これにより、ランド部２ａと上層の配線層４との間の距離が、ランド部２ａを薄くした分、広がるようになる。このようにしてランド部２ａと上層の配線層４との間の距離を広げることで、ランド部２ａの平面サイズを小さくせずに、ランド部２ａと上層の配線層４との間に生じるキャパシタンスを、より小さく抑える。従って、機械ドリル等を用いた貫通孔７ａ形成時の位置精度から要求されるランド部２ａの一定の平面サイズは確保しながら、貫通ビアホール７と配線層２との接続部におけるインピーダンスの低下を低減して、伝送損失の低減を図ることが可能になる。これにより、伝送特性に優れた回路基板１０を実現することが可能になる。
【００３２】
以下、上記のような構成を有する回路基板とその形成方法を、第２の実施の形態として、より詳細に説明する。この第２の実施の形態では、別々に用意した２枚のコア材を、絶縁材料を挟んで積層し、それをプレスすることによって得られる回路基板の一例を、その形成方法と共に説明する。
【００３３】
図５は第２の実施の形態に係る回路基板の第１形成工程の一例を示す図である。図５において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００３４】
まず、図５（Ａ）に示すような、絶縁層２１の両面に導電層２２が形成された基板２３を準備する。絶縁層２１には、例えば、エポキシ樹脂やポリイミド樹脂等の樹脂材料、酸化アルミニウム（アルミナ）等のセラミック材料が用いられる。導電層２２には、例えば、銅層が用いられる。基板２３には、例えば、所定材料の絶縁層２１の両面に、導電層２２として銅箔が張り付けられた、いわゆる両面銅張板を用いることができる。そして、このような基板２３の両面にフォトレジスト２４ａを形成する。
【００３５】
次いで、図５（Ｂ）に示すように、フォトレジスト２４ａを、その露光、現像を行ってパターニングする。ここでは一例として、基板２３の一方の面側に形成したフォトレジスト２４ａについて、そのパターニングを行う。このパターニングにより、配線パターン（ランド部及び配線部を含む配線層）状にフォトレジスト２４ａを残し、配線パターンとして不要な部分の導電層２２を露出させる。次いで、パターニング後のフォトレジスト２４ａをマスクにして導電層２２のエッチングを行い、図５（Ｃ）に示すような、ランド部２２ａ及びそれに接続された配線部２２ｂを有する配線パターン２２Ａを形成する。エッチング後、フォトレジスト２４ａは剥離除去される。
【００３６】
図６は第２の実施の形態に係る回路基板の第２形成工程の一例を示す図である。図６において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００３７】
配線パターン２２Ａの形成後、図６（Ａ）に示すように、基板２３の両面にフォトレジスト２４ｂを形成する。次いで、図６（Ｂ）に示すように、フォトレジスト２４ｂの露光、現像を行い、配線パターン２２Ａのランド部２２ａが露出し、且つ、配線部２２ｂを被覆するフォトレジスト２４ｂのパターンを形成する。そして、このフォトレジスト２４ｂをマスクにしてランド部２２ａのハーフエッチングを行い、図６（Ｃ）に示すような、フォトレジスト２４ｂで被覆されていた配線部２２ｂよりも薄い、ランド部２２ａを形成する。ハーフエッチング後、フォトレジスト２４ｂは剥離除去される。
【００３８】
ランド部２２ａのハーフエッチングは、所定の薬液を用いて行うことができる。ハーフエッチングに用いる薬液には、例えば、ランド部２２ａに銅を用いている場合には、塩化第二鉄、塩化第二銅等を成分に含むもの等を用いることができる。
【００３９】
ランド部２２ａのハーフエッチングを行う前のフォトレジスト２４ｂの露光プロセスでは、配線パターン２２Ａが形成されていることで、基板２３の表面に凹凸が存在する。フォトレジスト２４ｂを用いた露光プロセスでは、感光領域のフォトレジスト２４ｂの厚さが均一な状態であることが望ましいことから、露光光が照射された部分（露光部）が現像により除去される、ポジ型フォトレジストを用いることが望ましい。
【００４０】
図７は露光及び現像工程の説明図であって、（Ａ）はポジ型フォトレジストを用いた場合の説明図、（Ｂ）はネガ型フォトレジストを用いた場合の説明図である。
フォトレジスト２４ｂにポジ型フォトレジストを用いた場合、上記のようにランド部２２ａが露出するパターンを形成するためには、そのランド部２２ａ上を含むＸ部のフォトレジスト２４ｂに対して露光光が照射される。Ｙ部には露光光が照射されない。このとき、Ｘ部の絶縁層２１上（凹部）のフォトレジスト２４ｂは、ランド部２２ａ上（凸部）のフォトレジスト２４ｂを感光するための露光条件では、図７（Ａ）に点線で示したような部分が十分に感光されず、現像後に残ってしまうことが起こり得る。しかし、このようにＸ部の絶縁層２１上にフォトレジスト２４ｂが残ったとしても、その絶縁層２１上に残るフォトレジスト２４ｂは、ハーフエッチング後、Ｙ部に残るフォトレジスト２４ｂと共に剥離除去すればよい。
【００４１】
一方、フォトレジスト２４ｂにネガ型フォトレジストを用いた場合、上記のようにランド部２２ａが露出するフォトレジスト２４ｂのパターンを形成するためには、Ｙ部のフォトレジスト２４ｂに対して露光光が照射される。Ｘ部には露光光が照射されない。このとき、Ｙ１部の絶縁層２１上（凹部）のフォトレジスト２４ｂと、Ｙ２部の配線パターン２２Ａ上（凸部）のフォトレジスト２４ｂとでは、それらの厚さの違いから、露光条件を変える必要が生じる場合がある。
【００４２】
ランド部２２ａのハーフエッチングの際に用いるフォトレジスト２４ｂにポジ型フォトレジストを用いる場合には、このように表面に凹凸が存在する基板２３でも、その露光場所に応じて露光条件を変更することが不要になる。このような点から、ランド部２２ａのハーフエッチングの際に用いるフォトレジスト２４ｂには、ポジ型フォトレジストを用いることが好ましい。
【００４３】
尚、ランド部２２ａの平面サイズは、後述のようにそれを貫通して形成される貫通ビアホールの径よりも、例えば１５０μｍ以上或いは２００μｍ以上大きくなるように設定されるため、数百μｍ以上となる。従って、ランド部２２ａのハーフエッチングにあたっては、必ずしも、上記のようなフォトレジスト２４ｂの露光、現像による高精度のレジストパターン形成を行うことを要しない。例えば、スクリーン印刷によるレジストパターン形成を行い、そのレジストパターンをマスクにしてランド部２２ａのハーフエッチングを行うようにしてもよい。
【００４４】
上記図５及び図６に示したような方法を用いることにより、ランド部２２ａを配線部２２ｂよりも薄くした配線パターン２２Ａを有するコア材２０が得られる。このようなコア材２０と張り合わせるもう１枚のコア材も、例えば上記図５と同様にして形成することができる。別のコア材の形成方法の一例を、図８に第３形成工程として示す。
【００４５】
図８は第２の実施の形態に係る回路基板の第３形成工程の一例を示す図である。図８において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００４６】
まず、図８（Ａ）に示すような、絶縁層３１の両面に導電層３２が形成された基板３３を準備する。基板３３には、例えば、所定材料の絶縁層３１の両面に、導電層３２として銅箔が張り付けられた、いわゆる両面銅張板を用いることができる。そして、このような基板３３の両面にフォトレジスト３４ａを形成する。次いで、図８（Ｂ）に示すように、フォトレジスト３４ａの露光、現像を行い、配線パターン（グランド配線層、電源配線層、或いは、ランド部及び配線部を含む配線層）状にフォトレジスト３４ａを残す。ここでは一例として、基板３３の一方の面側に形成したフォトレジスト３４ａについて、そのパターニングを行う。次いで、図８（Ｃ）に示すように、パターニング後のフォトレジスト３４ａをマスクにして導電層３２のエッチングを行い、配線パターン３２Ａを形成する。エッチング後、フォトレジスト３４ａは剥離除去される。
【００４７】
この図８に示したような方法を用いることにより、上記コア材２０と張り合わせるもう１枚のコア材３０が得られる。
尚、コア材２０とコア材３０の形成順序は、どちらを先に行っても構わない。
【００４８】
図９は第２の実施の形態に係る回路基板の第４形成工程の一例を示す図である。図９において、（Ａ）は積層工程の要部断面模式図、（Ｂ）は一体化工程の要部断面模式図である。
【００４９】
用意された２枚のコア材２０及びコア材３０を、図９（Ａ）に示すように、未硬化又は半硬化状態の絶縁材料であるプリプレグ４０を挟んで、位置合わせを行って積層する。コア材２０とコア材３０は、配線パターン２２Ａの形成面と配線パターン３２Ａの形成面とを向かい合わせ、プリプレグ４０を介在させて積層する。そして、積層したコア材２０、プリプレグ４０、コア材３０を、例えば真空中での加熱プレスにより接合する。プレスにより、コア材２０の配線パターン２２Ａ、及びコア材３０の配線パターン３２Ａは、プリプレグ４０に埋設される。この状態でプリプレグ４０を加熱により硬化することで、図９（Ｂ）に示すような、コア材２０、プリプレグ４０、コア材３０が一体化された多層板５０Ａを形成する。
【００５０】
図１０は第２の実施の形態に係る回路基板の第５形成工程の一例を示す図である。図１０において、（Ａ）は貫通孔形成工程の要部断面模式図、（Ｂ）はめっき工程の要部断面模式図である。
【００５１】
上記のようにして形成した多層板５０Ａに、図１０（Ａ）に示すように、コア材２０、プリプレグ４０、コア材３０を貫通する貫通孔５１ａを形成する。貫通孔５１ａは、ここではコア材２０の配線パターン２２Ａ（ランド部２２ａ）、及びコア材３０の配線パターン３２Ａ（開口部３２ａ）を通るような位置に形成される。この貫通孔５１ａは、例えば、機械ドリルを用いて形成することができる。
【００５２】
尚、ランド部２２ａ及び開口部３２ａは、このとき使用する機械ドリルのドリル径、形成される貫通孔５１ａの径を基に、その平面サイズを設定することができる。或いは、ランド部２２ａ及び開口部３２ａの平面サイズを基に、使用する機械ドリルのドリル径、形成する貫通孔５１ａの径を設定することができる。
【００５３】
貫通孔５１ａの形成後は、例えば、無電解めっき、電解めっきを順に行い、図１０（Ｂ）に示すように、貫通孔５１ａの内壁にめっき層５１ｂを形成する。例えば、無電解銅めっき、電解銅めっきを順に行い、貫通孔５１ａの内壁に銅のめっき層５１ｂを形成する。尚、このめっき層５１ｂは、コア材２０の表層の導電層２２上、及びコア材３０の表層の導電層３２上にも同様に形成される。この例では、めっき層５１ｂにより、貫通孔５１ａの内壁に露出していた、内層の配線パターン２２Ａ、表層の導電層２２及び導電層３２が、電気的に接続されるようになる。
【００５４】
このように貫通孔５１ａを形成し、めっき層５１ｂを形成することで、多層板５０Ａに貫通ビアホール（貫通ビア）５１が形成される。
図１１は第２の実施の形態に係る回路基板の第６形成工程の一例を示す図である。図１１において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）はエッチング工程の要部断面模式図である。
【００５５】
貫通ビアホール５１の形成後、図１１（Ａ）に示すように、多層板５０Ａの両面に、フォトレジスト５４ａを形成し、フォトレジスト５４ａの露光、現像を行い、表面配線パターン（回路基板表面の配線層）状にフォトレジスト５４ａを残す。そして、パターニング後のフォトレジスト５４ａをマスクにして、表層の導電層２２及びその上のめっき層５１ｂのエッチングを行い、図１１（Ｂ）に示すようなコア材２０側の表面配線パターン２２Ｂを形成する。更に、パターニング後のフォトレジスト５４ａをマスクにして、表層の導電層３２及びその上のめっき層５１ｂのエッチングを行い、図１１（Ｂ）に示すようなコア材３０側の表面配線パターン３２Ｂを形成する。これらのエッチング後、フォトレジスト５４ａは剥離除去される。
【００５６】
以上の工程により、回路基板５０が得られる。回路基板５０では、コア材２０の配線パターン２２Ａのランド部２２ａが、コア材３０の配線パターン３２Ａから離れる方向に薄く形成される。これにより、ランド部２２ａの配線パターン３２Ａからの距離が広げられ、信号伝送時に生じるキャパシタンスが小さく抑えられるようになる。その結果、回路基板５０では、貫通ビアホール５１とランド部２２ａの接続部におけるインピーダンスの低下が抑えられ、伝送損失の低減が図られるようになる。
【００５７】
尚、ここでは図示を省略するが、このようにして得られた回路基板５０の表面に、表面配線パターン２２Ｂ、表面配線パターン３２Ｂを保護するソルダレジスト等の保護膜を形成してもよい。
【００５８】
また、ここでは２枚のコア材２０及びコア材３０を、プリプレグ４０を挟んで積層した回路基板５０を例示したが、勿論、積層するコア材の数はこれに限定されるものではない。
【００５９】
例えば、コア材２０の、コア材３０側と反対の側に、更に別のコア材を設ける場合であれば、その別のコア材と上記コア材２０の間、及びコア材２０とコア材３０の間にそれぞれプリプレグ４０を挟み、これらを積層した状態でプレスして一体化するようにすればよい。このように一方の面側にコア材３０を積層し、もう一方の面側に別のコア材を積層する場合、その中層のコア材２０には、コア材３０等との積層前に、上記図５の工程に替えて、次の図１２に示すような工程を経て、その両面に所定の配線パターンが形成される。
【００６０】
図１２は第２の実施の形態に係るコア材形成工程の別例を示す図である。図１２において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００６１】
まず、図１２（Ａ）に示すような、絶縁層２１の両面に導電層２２が形成された基板２３を準備する。そして、この基板２３の両面にフォトレジスト２４ａを形成する。次いで、図１２（Ｂ）に示すように、基板２３の一方の面側のフォトレジスト２４ａの露光を行い、基板２３の他方の面側のフォトレジスト２４ａの露光を行う。そして、現像を行い、その両面に形成する配線パターン（グランド配線層、電源配線層、或いは、ランド部及び配線部を含む配線層）状にフォトレジスト２４ａを残す。次いで、パターニング後のフォトレジスト２４ａをマスクにして、基板２３の両面の導電層２２をエッチングし、図１２（Ｃ）に示すように、基板２３の両面にそれぞれ配線パターン２２Ａを形成する。エッチング後、フォトレジスト２４ａは剥離除去される。
【００６２】
その後、上記図６の例に従い、一方の面側（コア材３０が積層される面側）に、配線部２２ｂよりも薄いランド部２２ａをハーフエッチングにより形成する。これにより、コア材３０と、更に別のコア材が積層される、中層のコア材２０が得られる。
【００６３】
尚、コア材３０と共にコア材２０に積層される別のコア材については、上記図５或いは図８の例に従い、片面に所定の配線パターンを形成する。そして、上記のように、コア材２０とコア材３０の間にプリプレグ４０を挟み、同様にコア材２０とその別のコア材の間にプリプレグ４０を挟んで、これらの積層体を得る。そして、この積層体をプレスにより一体化した多層板に、上記のようにして貫通ビアホールを形成し、コア材３０と別のコア材に表面配線パターンを形成することで、３枚のコア材が含まれる回路基板を得る。
【００６４】
以上述べたような方法を用いて形成される回路基板上には、半導体素子等の電子部品を実装することができる。
図１３は電子装置の一例を示す図である。図１３には、電子装置の要部断面を模式的に図示している。
【００６５】
図１３に示す電子装置７０は、回路基板８０、並びに、回路基板８０に実装された半導体素子９０ａ及び半導体素子９０ｂを備える。
ここでは一例として回路基板８０に、３枚のコア材６０、コア材２０及びコア材３０を各々の間にプリプレグ４０を挟んで積層して一体化した構造を有するものを用いている。回路基板８０は、貫通ビアホール（貫通ビア）８１を有し、一方の面側には、表面配線パターン３２Ｂの一部を露出させてソルダレジスト等の保護膜８２が設けられる。保護膜８２は、回路基板８０のもう一方の面側にも、表面配線パターン６２Ｂを覆うように設けられる。
【００６６】
このような回路基板８０上に、ここでは一例として２つの半導体素子９０ａ及び半導体素子９０ｂ（いずれも一部のみ図示）が実装される。半導体素子９０ａ及び半導体素子９０ｂはそれぞれ、半田等のバンプ９１を介して、回路基板８０の保護膜８２から露出する表面配線パターン３２Ｂの一部に接続される。
【００６７】
電子装置７０では、コア材２０の配線パターン２２Ａのランド部２２ａが、その配線部２２ｂよりも薄く形成されているため、薄く形成していない場合に比べ、ランド部２２ａとコア材３０の配線パターン３２Ａとの距離が広くなる。そのため、配線パターン３２Ａとランド部２２ａの間に生じるキャパシタンスをより小さく抑え、貫通ビアホール８１とランド部２２ａとの接続部におけるインピーダンス不整合の発生を抑制することが可能になる。これにより、優れた伝送特性を示す回路基板８０を備えた、高性能の電子装置７０が実現される。
【００６８】
尚、半導体素子９０ａ及び半導体素子９０ｂの実装面側と反対の面側の保護膜８２は、表面配線パターン６２Ｂの一部が露出するように設けてもよい。電子装置７０は、その露出する部分の表面配線パターン６２Ｂ上に半田等のバンプを設け、そのバンプを介してマザーボード等の他の基板に実装されてもよい。また、保護膜８２から一部が露出する表面配線パターン６２Ｂ上に、更に別の半導体素子等の電子部品を実装することもできる。
【００６９】
また、回路基板８０には、ここで例示した半導体素子９０ａ、半導体素子９０ｂのほか、コンデンサや抵抗等、他の電子部品が実装されてもよい。
次に、第３の実施の形態について説明する。
【００７０】
図１４は第３の実施の形態に係る回路基板の一例を示す図である。図１４には、第３の実施の形態に係る回路基板の要部断面を模式的に図示している。
図１４に示す回路基板１００は、ランド部２２ａが配線部２２ｂよりも薄く形成された配線パターン２２Ａ上層の配線パターン３２Ａの、開口部３２ａの端部（開口端部）３２ｃが、ランド部２２ａから離れる方向に薄く形成されている。回路基板１００は、この点で、上記回路基板５０と相違する。
【００７１】
回路基板１００では、配線パターン２２Ａのランド部２２ａが薄く形成され、且つ、配線パターン３２Ａにおける開口端部３２ｃが薄く形成されることで、ランド部２２ａと上層の配線パターン３２Ａとの距離がより一層広がるようになる。その結果、信号伝送時に生じるキャパシタンスの抑制、それによる貫通ビアホール５１とランド部２２ａの接続部におけるインピーダンスの低下が一層効果的に抑えられ、伝送損失の低減が図られるようになる。
【００７２】
このように部分的に薄く形成された配線パターン３２Ａを有するコア材３０は、例えば次のようにして形成される。
図１５は第３の実施の形態に係る回路基板の形成工程の一例を示す図である。図１５において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００７３】
例えば、上記図８のようにして配線パターン３２Ａの形成まで行った後、図１５（Ａ）に示すように、基板３３の両面にフォトレジスト３４ｂを形成する。次いで、図１５（Ｂ）に示すように、フォトレジスト３４ｂの露光、現像を行い、配線パターン３２Ａの開口端部３２ｃが露出するフォトレジスト３４ｂのパターンを形成する。そして、このフォトレジスト３４ｂをマスクにして開口端部３２ｃのハーフエッチングを行い、図１５（Ｃ）に示すように、配線パターン３２Ａの開口端部３２ｃを薄くする。ハーフエッチング後、フォトレジスト３４ｂは剥離除去される。これにより、第３の実施の形態に係るコア材３０が得られる。
【００７４】
以後は、上記図９〜図１１と同様にして、回路基板１００を得る。即ち、コア材３０を、プリプレグ４０を介在させてコア材２０と積層し、例えば真空中での加熱プレスにより一体化して多層板を得る。そして、その多層板に貫通孔５１ａを形成し、めっき層５１ｂを形成して、貫通ビアホール５１を形成する。その後、表面配線パターン２２Ｂ及び表面配線パターン３２Ｂを形成する。これにより、図１４のような回路基板１００を得る。
【００７５】
次に、第４の実施の形態について説明する。
図１６は第４の実施の形態に係る回路基板の一例を示す図である。図１６には、第４の実施の形態に係る回路基板の要部断面を模式的に図示している。
【００７６】
図１６（Ａ）に示す回路基板１１０ａは、配線パターン３２Ａを貫通する貫通ビアホール５１が、配線パターン３２Ａと接続されて設けられた構造を有する。貫通ビアホール５１と接続される配線パターン３２Ａは、図１６（Ｂ）に示す回路基板１１０ｂのように、配線パターン２２Ａのランド部２２ａから離れる方向に薄く形成されてもよい。
【００７７】
図１６（Ａ）の回路基板１１０ａでは、配線パターン２２Ａのランド部２２ａが薄く形成されることで、ランド部２２ａを薄く形成しなかった場合に比べ、ランド部２２ａとそのランド部２２ａに対応する上層の配線パターン３２Ａとの距離がより広がるようになる。また、図１６（Ｂ）の回路基板１１０ｂでは、更に、ランド部２２ａに対応する上層の配線パターン３２Ａも薄く形成されることで、両者の距離がより一層広がるようになる。このような回路基板１１０ａ及び回路基板１１０ｂによって伝送特性の向上を図ることも可能である。
【００７８】
このような回路基板１１０ａ及び回路基板１１０ｂのコア材３０は、例えば次のようにして形成される。
図１７及び図１８は第４の実施の形態に係る回路基板の形成工程の一例を示す図である。図１７及び図１８において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００７９】
図１６（Ａ）に示した回路基板１１０ａのコア材３０の形成では、まず、図１７（Ａ）に示すような、絶縁層３１の両面に導電層３２が形成された基板３３を準備する。そして、このような基板３３の両面にフォトレジスト３４ａを形成する。次いで、図１７（Ｂ）に示すように、フォトレジスト３４ａの露光、現像を行い、図１６（Ａ）のような配線パターン３２Ａを形成する領域にフォトレジスト３４ａを残す。次いで、パターニング後のフォトレジスト３４ａをマスクにして導電層３２のエッチングを行い、図１７（Ｃ）に示すように配線パターン３２Ａを形成する。エッチング後、フォトレジスト３４ａは剥離除去される。これにより、回路基板１１０ａのコア材３０が得られる。
【００８０】
以後は、上記図９〜図１１と同様にして、回路基板１１０ａを得る。即ち、コア材３０を、プリプレグ４０を介在させてコア材２０と積層し、例えば真空中での加熱プレスにより一体化して多層板を得る。そして、その多層板に貫通孔５１ａを形成し、めっき層５１ｂを形成して、貫通ビアホール５１を形成する。その後、表面配線パターン２２Ｂ及び表面配線パターン３２Ｂを形成する。これにより、図１６（Ａ）のような回路基板１１０ａを得る。
【００８１】
また、図１６（Ｂ）に示した回路基板１１０ｂのコア材３０の形成では、図１７（Ｃ）のような配線パターン３２Ａの形成まで行った後、図１８（Ａ）に示すように、基板３３の両面にフォトレジスト３４ｂを形成する。次いで、図１８（Ｂ）に示すように、フォトレジスト３４ｂの露光、現像を行い、配線パターン３２Ａの薄くする部分（ランド部２２ａに対応する部分（ランド対応部））３２ｄが露出するフォトレジスト３４ｂのパターンを形成する。そして、このフォトレジスト３４ｂをマスクにして、ランド対応部３２ｄのハーフエッチングを行い、図１８（Ｃ）に示すように、フォトレジスト３４ｂで被覆されていた部分の配線パターン３２Ａよりも薄いランド対応部３２ｄを形成する。ハーフエッチング後、フォトレジスト３４ｂは剥離除去される。これにより、回路基板１１０ｂのコア材３０が得られる。
【００８２】
以後は、上記図９〜図１１と同様にして、回路基板１１０ｂを得る。即ち、コア材３０を、プリプレグ４０を介在させてコア材２０と積層し、例えば真空中での加熱プレスにより一体化して多層板を得る。そして、その多層板に貫通孔５１ａを形成し、めっき層５１ｂを形成して、貫通ビアホール５１を形成する。その後、表面配線パターン２２Ｂ及び表面配線パターン３２Ｂを形成する。これにより、図１６（Ｂ）のような回路基板１１０ｂを得る。
【００８３】
尚、第３及び第４の実施の形態で述べた回路基板１００、回路基板１１０ａ及び回路基板１１０ｂには更に、各々の表面に、表面配線パターン２２Ｂ、表面配線パターン３２Ｂを保護するソルダレジスト等の保護膜を形成してもよい。
【００８４】
また、第３及び第４の実施の形態では、２枚のコア材２０及びコア材３０を、プリプレグ４０を挟んで積層した回路基板１００、回路基板１１０ａ及び回路基板１１０ｂを例示したが、勿論、積層するコア材の数はこれに限定されるものではない。
【００８５】
また、第３及び第４の実施の形態で述べた回路基板１００、回路基板１１０ａ及び回路基板１１０ｂの各々の上には、半導体素子等の各種電子部品を実装することができる。それにより、優れた伝送特性を示す回路基板１００、回路基板１１０ａ又は回路基板１１０ｂを備えた、高性能の電子装置が実現される。更に、そのような電子装置は、マザーボード等の他の基板に実装することもできる。
【００８６】
次に、第５の実施の形態について説明する。
上記の第１〜第４の実施の形態では、回路基板１０、回路基板５０、回路基板８０、回路基板１００、回路基板１１０ａ及び回路基板１１０ｂを貫通する貫通ビアホール７、貫通ビアホール５１、貫通ビアホール８１を設ける場合を例示した。このほか、上記のようにランド部を薄くする手法は、回路基板全体を貫通しないビアホール（ビア）と接続されるランド部についても同様に適用可能である。
【００８７】
図１９は第５の実施の形態に係る回路基板の一例を示す図である。図１９には、第５の実施の形態に係る回路基板の要部断面を模式的に図示している。
図１９（Ａ）に示す回路基板１２０ａでは、コア材２０にビアホール２５が設けられ、そのビアホール２５と接続されるランド部２２ａが薄く形成されている。この回路基板１２０ａにおいて、コア材３０の配線パターン３２Ａには、コア材２０のランド部２２ａに対応する領域に開口部３２ａを設け、その開口端部３２ｃを薄くする。このような回路基板１２０ａによっても、上記同様の効果を得ることができる。尚、この回路基板１２０ａにおいて、開口端部３２ｃを薄くしなかった場合でも、ランド部２２ａに対応する領域が開口部３２ａであること、及びランド部２２ａが薄く形成されていることで、上記同様の効果を得ることは可能である。
【００８８】
また、図１９（Ｂ）に示す回路基板１２０ｂでは、コア材２０のランド部２２ａが薄く形成され、コア材３０のランド対応部３２ｄが薄く形成されている。このような回路基板１２０ｂによっても、上記同様の効果を得ることができる。尚、この回路基板１２０ｂにおいて、ランド対応部３２ｄを薄くしなかった場合でも、ランド部２２ａが薄く形成されていることで、上記同様の効果を得ることは可能である。
【００８９】
この第５の実施の形態で述べた回路基板１２０ａ、回路基板１２０ｂにおいて、コア材の数は一例であって、これに限定されるものではない。また、回路基板１２０ａ、回路基板１２０ｂの表面にソルダレジスト等の保護膜を形成してもよい。また、回路基板１２０ａ、回路基板１２０ｂに電子部品を実装した電子装置を得ることができ、その電子装置をマザーボード等の他の基板に実装することもできる。
【００９０】
以上説明したように、回路基板の配線パターン（配線層）のランド部を、そのランド部に接続される配線部よりも薄くする。ランド部は、その上層或いは下層に設けられる別の配線パターン（配線層）から離れる方向に薄く形成される。これにより、ランド部と、その別の配線パターンとの距離が広がり、信号伝送時に生じるキャパシタンスが小さく抑えられ、ランド部とビア（導電部）との接続部におけるインピーダンスの低下が抑えられるようになる。従って、伝送特性に優れた回路基板、更にそのような回路基板を用いて高性能の電子装置を実現することが可能になる。
【００９１】
このようにランド部とビアとの接続部におけるインピーダンスの低下が抑制可能な回路基板を得るためには、必ずしもランド部の外径を小さくすることを要しない。ランド部の外径は、異なる層のランド部や開口部の位置精度（位置ずれマージン）、ビア形成のために異なる層のランド部や開口部を通るように設ける孔の位置精度（位置ずれマージン）を十分に確保したサイズとすることができる。これにより、製造プロセスを複雑化せず、歩留まり良く、伝送特性に優れた回路基板を製造することが可能になる。
【００９２】
更に、薄くするランド部の上層或いは下層に設けられる別の配線パターンも、そのランド部に近い所定部位を、ランド部から離れる方向に薄く形成することで、ランド部とビアとの接続部におけるインピーダンスの低下が一層効果的に抑制可能になる。
【００９３】
尚、上記のようにランド部を薄くする手法は、回路基板内の１箇所に限らず、複数箇所に適用してもよい。１本の配線パターン或いは複数本の配線パターンのそれぞれに設けられる１箇所又は２箇所以上（一配線パターンの両端部とそれらの間の箇所等）のランド部について、上記のようにランド部を薄くする手法を適用することが可能である。
【００９４】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１絶縁層上に配設された第１配線層と、
前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、
前記第１配線層に接続されたビアと
を含み、
前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている
ことを特徴とする回路基板。
【００９５】
（付記２） 前記第２配線層は、前記ランド部に対応する領域に開口部を有し、前記開口部の端部が、前記第１配線層から離れる方向に薄くなっていることを特徴とする付記１に記載の回路基板。
【００９６】
（付記３） 前記第２配線層は、前記ランド部に対応する領域が、前記第１配線層から離れる方向に薄くなっていることを特徴とする付記１に記載の回路基板。
（付記４） 前記ビアは、前記第２配線層の、前記ランド部に対応する領域を貫通して配設されることを特徴とする付記１乃至３のいずれかに記載の回路基板。
【００９７】
（付記５） 前記第２配線層は、グランド電位又は電源電位とされる配線層であることを特徴とする付記１乃至４のいずれかに記載の回路基板。
（付記６） 前記配線部の幅が、前記ランド部の外径よりも小さいことを特徴とする付記１乃至５のいずれかに記載の回路基板。
【００９８】
（付記７） 前記ビアの外径が、前記ランド部の外径よりも小さいことを特徴とする付記１乃至６のいずれかに記載の回路基板。
（付記８） 第１絶縁層上に第１配線層を配設する工程と、
前記第１配線層の上方に第２絶縁層を介して第２配線層を配設する工程と、
前記第１配線層に接続されるビアを配設する工程と
を含み、
前記第１配線層を配設する工程は、
前記第１絶縁層上に、前記ビアが接続されるランド部と、前記ランド部に接続された配線部とを有する配線パターンを形成する工程と、
形成された前記ランド部を薄くする工程と
を含む
ことを特徴とする回路基板の製造方法。
【００９９】
（付記９） 前記第１絶縁層上に前記第１配線層を配設する工程は、
前記第１絶縁層上に前記第１配線層が配設された第１基板を形成する工程を含み、
前記第１配線層の上方に前記第２絶縁層を介して前記第２配線層を配設する工程は、
第３絶縁層上に前記第２配線層が配設された第２基板を形成する工程と、
前記第１基板と前記第２基板とを、前記第１配線層と前記第２配線層とを対向させ、前記第２絶縁層を介在させて積層し、前記第２絶縁層、前記第１基板及び前記第２基板を一体化する工程と
を含む
ことを特徴とする付記８に記載の回路基板の製造方法。
【０１００】
（付記１０） 前記第２配線層を配設する工程は、
前記第２配線層の、前記ランド部に対応する領域に、開口部を形成する工程と、
前記開口部の端部を、前記第１配線層から離れる方向に薄くする工程と
を含むことを特徴とする付記８又は９に記載の回路基板の製造方法。
【０１０１】
（付記１１） 前記第２配線層を配設する工程は、
前記第２配線層の、前記ランド部に対応する領域を、前記第１配線層から離れる方向に薄くする工程を含む
ことを特徴とする付記８又は９に記載の回路基板の製造方法。
【０１０２】
（付記１２） 前記ビアを配設する工程は、
前記ビアを、前記第２配線層の、前記ランド部に対応する領域を貫通するように配設する工程を含む
ことを特徴とする付記８乃至１１のいずれかに記載の回路基板。
【０１０３】
（付記１３） 回路基板と、
前記回路基板に実装された電子部品と
を備え、
前記回路基板は、
第１絶縁層上に配設された第１配線層と、
前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、
前記第１配線層に接続されたビアと
を含み、
前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている
ことを特徴とする電子装置。
【符号の説明】
【０１０４】
１，２，３，４，５，５２０ 配線層
１ａ，２ａ，３ａ，２２ａ，５２０ａ ランド部
１ｂ，２ｂ，２２ｂ，５２０ｂ 配線部
４ａ，５ａ，３２ａ 開口部
６，２１，３１ 絶縁層
７，５１，８１ 貫通ビアホール
７ａ，５１ａ 貫通孔
１０，５０，８０，１００，１１０ａ，１１０ｂ，１２０ａ，１２０ｂ，５００ 回路基板
２０，３０，６０ コア材
２２，３２ 導電層
２２Ａ，３２Ａ 配線パターン
２２Ｂ，３２Ｂ，６２Ｂ 表面配線パターン
２３，３３ 基板
２４ａ，２４ｂ，３４ａ，３４ｂ，５４ａ フォトレジスト
２５ ビアホール
３２ｃ 開口端部
３２ｄ ランド対応部
４０ プリプレグ
５０Ａ 多層板
５１ｂ めっき層
７０ 電子装置
８２ 保護膜
９０ａ，９０ｂ 半導体素子
９１ バンプ
【技術分野】
【０００１】
本発明は、回路基板、回路基板の製造方法、及び回路基板を含む電子装置に関する。
【背景技術】
【０００２】
半導体素子等をはじめとする電子部品が実装される回路基板の１つに、複数の配線層を含む回路基板がある。このような回路基板では、異なる配線層同士が、それらの間に設けられる絶縁層を貫通するビア（ビアホール）等の導電部で電気的に接続される。配線層の、ビア等の導電部が接続される部分には、例えばランド部が設けられる。ランド部に関しては、その平面サイズを小さくしたり、回路基板表面で所定部位の厚みを変えたりする技術等が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２８６３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
配線層にランド部を設けた回路基板では、信号伝送の際、ランド部とビア等の導電部との接続部において、局所的にインピーダンスが低下し、インピーダンス不整合が発生する場合がある。例えば、このようなインピーダンス不整合は、ランド部とビア等の導電部との接続部における伝送信号の反射、ランド部とその周辺の他の配線層との間に生じるキャパシタンスの影響等が原因となって発生する。
【０００５】
回路基板では、このようなインピーダンス不整合に起因して、ランド部とビア等の導電部との接続部で伝送信号の反射が増加し、反射による伝送損失が、実装される電子部品を含めた回路上、許容できないレベルになってしまう場合がある。インピーダンス不整合に起因した伝送損失は、伝送信号の周波数が高くなるほど生じ易くなる傾向がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１絶縁層上に配設された第１配線層と、前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、前記第１配線層に接続されたビアとを含み、前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている回路基板が提供される。
【０００７】
また、本発明の一観点によれば、第１絶縁層上に第１配線層を配設する工程と、前記第１配線層の上方に第２絶縁層を介して第２配線層を配設する工程と、前記第１配線層に接続されるビアを配設する工程とを含み、前記第１配線層を配設する工程は、前記第１絶縁層上に、前記ビアが接続されるランド部と、前記ランド部に接続された配線部とを有する配線パターンを形成する工程と、形成された前記ランド部を薄くする工程とを含む回路基板の製造方法が提供される。
【０００８】
また、本発明の一観点によれば、開示の回路基板を用いた電子装置が提供される。
【発明の効果】
【０００９】
開示の回路基板によれば、ランド部と他の配線層との距離を広げてそれらの間に生じるキャパシタンスを小さくし、インピーダンスの低下を抑え、伝送損失の低減を図ることが可能になる。伝送特性に優れた回路基板、そのような回路基板を用いた高性能の電子装置を実現することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る回路基板の一例を示す図である。
【図２】第１の実施の形態に係る回路基板の配線層と貫通ビアホールとの配置関係の一例を示す図である。
【図３】別形態の回路基板の一例を示す図である。
【図４】伝送周波数と伝送損失の関係の一例を示す図である。
【図５】第２の実施の形態に係る回路基板の第１形成工程の一例を示す図である。
【図６】第２の実施の形態に係る回路基板の第２形成工程の一例を示す図である。
【図７】露光及び現像工程の説明図である。
【図８】第２の実施の形態に係る回路基板の第３形成工程の一例を示す図である。
【図９】第２の実施の形態に係る回路基板の第４形成工程の一例を示す図である。
【図１０】第２の実施の形態に係る回路基板の第５形成工程の一例を示す図である。
【図１１】第２の実施の形態に係る回路基板の第６形成工程の一例を示す図である。
【図１２】第２の実施の形態に係るコア材形成工程の別例を示す図である。
【図１３】電子装置の一例を示す図である。
【図１４】第３の実施の形態に係る回路基板の一例を示す図である。
【図１５】第３の実施の形態に係る回路基板の形成工程の一例を示す図である。
【図１６】第４の実施の形態に係る回路基板の一例を示す図である。
【図１７】第４の実施の形態に係る回路基板の形成工程の一例を示す図（その１）である。
【図１８】第４の実施の形態に係る回路基板の形成工程の一例を示す図（その２）である。
【図１９】第５の実施の形態に係る回路基板の一例を示す図である。
【発明を実施するための形態】
【００１１】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る回路基板の一例を示す図である。図１には、第１の実施の形態に係る回路基板の要部側面を模式的に図示している。また、図２は第１の実施の形態に係る回路基板の配線パターン（配線層）と貫通ビアホール（貫通ビア）との配置関係の一例を示す図である。図２には、図１に示す回路基板の配線層と貫通ビアホールの配置を模式的に図示している。
【００１２】
図１に示す回路基板１０は、異なる層に設けられた配線層１、配線層２及び配線層３、並びに、上層の配線層１と中層の配線層２の層間に設けられた配線層４、及び中層の配線層２と下層の配線層３の層間に設けられた配線層５を備える。配線層１、配線層２、配線層３、配線層４及び配線層５の間には、絶縁層６が設けられる。
【００１３】
配線層１は、ランド部１ａ、及びランド部１ａに接続された所定幅の配線部１ｂを有する。ランド部１ａは、例えば平面円形状とされ、配線部１ｂの幅よりも大きな幅（外径）を有するように設けられる。
【００１４】
配線層２は、ランド部２ａ、及びランド部２ａに接続された所定幅の配線部２ｂを有する。ランド部２ａは、例えば平面円形状とされ、配線部２ｂの幅よりも大きな外径を有するように設けられる。配線層２のランド部２ａは、それに接続される配線部２ｂよりも、上層側の配線層４から離れる方向に薄く形成される。この点の詳細については後述する。
【００１５】
配線層３は、ランド部３ａ、及びランド部３ａに接続された所定幅の配線部を有する。尚、配線層３の配線部は、図１の奥行方向に設けられる。ランド部３ａは、例えば平面円形状とされ、配線部の幅よりも大きな外径を有するように設けられる。
【００１６】
配線層４は、この例ではグランド電位とされる配線層（グランド配線層）或いは電源電位とされる配線層（電源配線層）である。同様にこの例では、配線層５は、電源配線層或いはグランド配線層である。例えば、配線層４がグランド電位とされ、配線層５が電源電位とされる。
【００１７】
例えば、配線層４及び配線層５は、配線層１のランド部１ａ、配線層２のランド部２ａ、及び配線層３のランド部３ａに対応する位置に、それぞれ開口部（貫通孔）４ａ及び開口部（貫通孔）５ａを有する配線層（プレーン配線層）とされる。ランド部１ａ、ランド部２ａ及びランド部３ａは、貫通ビアホール７によって互いに接続され、貫通ビアホール７は、開口部４ａ及び開口部５ａの内側を通り、配線層４及び配線層５とは非接続とされる。
【００１８】
上記のような回路基板１０は、例えば、いわゆる一括積層プロセスで形成することができる。その詳細は後述するが、一括積層プロセスでは、例えば、まず絶縁層（上記絶縁層６の一部）の両面に銅箔が張り付けられた両面銅張板の、その両面に配線パターン（上記配線層１〜５のうちの所定の２層）を形成する。その後、所定の配線パターンが形成された両面銅張板と未硬化又は半硬化状態の絶縁材料（上記絶縁層６の一部）を交互に積層し、例えば真空中での加熱プレスによって一体化する。加熱プレスによって多層化された状態では、異なる配線層間が電気的に絶縁状態にあるため、これら異なる配線層間を電気的に接続するよう、貫通ビアホール７が形成される。
【００１９】
貫通ビアホール７は、例えば、各配線層（上記のようにして形成した配線層１〜５）を貫通する貫通孔７ａを形成し、その内壁にめっき法等で導電層を形成することで得られる。貫通孔７ａは、例えば機械ドリルを用いて形成される。各配線層のランド部１ａ、ランド部２ａ及びランド部３ａ、並びに、開口部４ａ及び開口部５ａは、予めパターニングの際に、機械ドリルの外径（ドリル径）よりも大きな外径で形成される。異なる配線層間の面方向の位置精度（位置ずれマージン）を補償し、ランド部１ａ、ランド部２ａ及びランド部３ａに精度良く貫通孔７ａを形成するためである。
【００２０】
例えば、貫通孔７ａの形成に使用する機械ドリルのドリル径よりも、１５０μｍ以上、好ましくは２００μｍ以上大きな外径を有するランド部１ａ、ランド部２ａ及びランド部３ａが形成される。一例として、異なる配線層間の面方向の位置精度が±１００μｍ程度で、貫通孔７ａの形成にドリル径３５０μｍの機械ドリルを使用する場合において、配線部の幅が９０μｍの配線層に、外径６００μｍのランド部が形成される。
【００２１】
尚、ランド部１ａ、ランド部２ａ及びランド部３ａの平面形状は、円形状のほか、楕円形状、多角形状、異形状等であっても構わない。このような円形状以外の形状とする場合にも、貫通孔７ａの形成時に使用する機械ドリルのドリル径よりも一定以上大きな平面サイズのランド部１ａ、ランド部２ａ及びランド部３ａが形成される。
【００２２】
また、貫通孔７ａは、上記のような機械ドリルによる加工のほか、レーザ加工、エッチング加工によって形成することもできる。このようなレーザ加工やエッチング加工を用いる場合にも、各配線層の面方向の位置精度を基に、所定平面サイズのランド部１ａ、ランド部２ａ及びランド部３ａが形成される。
【００２３】
上記のような回路基板１０において、中層の配線層２のランド部２ａは、それに接続される配線部２ｂよりも、上層側の配線層４（例えばグランド配線層）から離れる方向に薄く形成される。このようにランド部２ａを配線部２ｂよりも薄く形成することで、ランド部２ａと配線部２ｂとを同じ厚さで形成した場合に比べ、貫通ビアホール７が接続されるランド部２ａと、上層の配線層４との距離が広がるようになる。ランド部２ａと上層の配線層４との距離が広がることで、回路基板１０での信号伝送時において、ランド部２ａと上層の配線層４との間に生じるキャパシタンスが、より小さく抑えられるようになる。その結果、貫通ビアホール７と配線層２（ランド部２ａ）との接続部におけるインピーダンス不整合の発生が抑えられるようになる。
【００２４】
ここで、図３はランド部と配線部を同じ厚さで形成した回路基板の一例を示す図である。
図３に示す回路基板５００は、中層の配線層５２０のランド部５２０ａと配線部５２０ｂが同じ厚さで形成された構造を有する。その他の構造は、上記図１に示した回路基板１０と同じである。
【００２５】
貫通ビアホール７と配線層５２０との接続部において、配線部５２０ｂよりも幅広で、貫通ビアホール７よりも大きな外径を有するランド部５２０ａの存在は、伝送信号の特性インピーダンスを局所的に低下させ、インピーダンス不整合を発生させる一因となり得る。
【００２６】
周波数が１ギガヘルツ（ＧＨｚ）程度の信号伝送であれば、たとえそのようなインピーダンス不整合が発生しても、回路基板５００の実装電子部品を含めた回路上、その動作への影響は比較的小さい。しかし、周波数が５ＧＨｚを超えるような、より高周波の信号伝送では、インピーダンス不整合が原因で生じる反射損失（伝送損失）が比較的大きくなり、回路基板５００の実装電子部品を含めた回路上、その動作への影響が比較的大きくなる。
【００２７】
尚、このようなインピーダンス不整合は、ランド部５２０ａの外径を小さくすることで抑えることが可能である。しかし、このようにランド部５２０ａの外径を小さくする場合には、機械ドリル等による貫通孔７ａ形成時の位置精度から要求されるランド部５２０ａの外径を確保することができなくなってしまうことが起こり得る。
【００２８】
図４は伝送周波数と伝送損失の関係の一例を示す図である。
図４には、上記図１に示した回路基板１０の伝送周波数と伝送損失の関係の一例（実線Ｐ）、及び上記図３に示した回路基板５００の伝送周波数と伝送損失の関係の一例（点線Ｑ）を示している。ここで、回路基板１０及び回路基板５００の絶縁層６には、ガラスエポキシ（ＦＲ−４）材料が用いられる。配線層２及び配線層５２０の、各々の配線部２ｂ及び配線部５２０ｂから上下１００μｍの高さの位置に、開口部４ａ及び開口部５ａの外径が６００μｍの配線層４及び配線層５を設ける。貫通ビアホール７の外径は３５０μｍとされる。配線部１ｂ、配線部２ｂ、配線部５２０ｂ、及び配線層３の配線部は、幅９０μｍ、厚さ３５μｍとされる。ランド部１ａ、ランド部５２０ａ及びランド部３ａは、外径６００μｍ、厚さ３５μｍとされる。回路基板１０のランド部２ａは、外径６００μｍ、厚さは１０μｍと薄くされる。
【００２９】
回路基板１０及び回路基板５００はいずれも、伝送周波数の増加に伴い、伝送損失が増加する傾向を示す。ランド部２ａを配線部２ｂよりも薄くした回路基板１０では、ランド部５２０ａを配線部５２０ｂと同じ厚さとした回路基板５００に比べ、例えば伝送周波数１６ＧＨｚでは０．３デシベル（ｄＢ）程度、伝送損失を小さく抑えることができる。図１及び図２では図示を省略しているが、配線部２ｂの例えば両端部に、このように薄くしたランド部２ａを設けた場合には、伝送周波数１６ＧＨｚで０．６ｄＢ程度、伝送損失を低減できることになる。このようにランド部２ａを配線部２ｂよりも薄くすることで、高周波伝送時の伝送損失の低減を図ることが可能になる。
【００３０】
上記のような貫通ビアホール７と配線層５２０との接続部におけるインピーダンス不整合の発生要因の１つとして、ランド部５２０ａと、そのランド部５２０ａを含む配線層５２０の上層に配置される配線層４との間に生じるキャパシタンスを挙げることができる。これは、回路基板５００の厚さ方向の要因と言うことができる。一方、前述のように、インピーダンス不整合の発生は、ランド部５２０ａの径を小さくすることで抑えることが可能であるが、そうすると機械ドリル等による貫通孔７ａ形成時の位置精度から要求されるランド部５２０ａの外径を確保することができなくなる。ランド部５２０ａに一定の外径（平面サイズ）を確保すれば、インピーダンス不整合が発生してしまう。これは、回路基板５００の平面方向の要因と言うことができる。
【００３１】
これらの点に鑑み、上記の回路基板１０では、配線層２のランド部２ａを、配線部２ｂよりも薄くなるようにする。これにより、ランド部２ａと上層の配線層４との間の距離が、ランド部２ａを薄くした分、広がるようになる。このようにしてランド部２ａと上層の配線層４との間の距離を広げることで、ランド部２ａの平面サイズを小さくせずに、ランド部２ａと上層の配線層４との間に生じるキャパシタンスを、より小さく抑える。従って、機械ドリル等を用いた貫通孔７ａ形成時の位置精度から要求されるランド部２ａの一定の平面サイズは確保しながら、貫通ビアホール７と配線層２との接続部におけるインピーダンスの低下を低減して、伝送損失の低減を図ることが可能になる。これにより、伝送特性に優れた回路基板１０を実現することが可能になる。
【００３２】
以下、上記のような構成を有する回路基板とその形成方法を、第２の実施の形態として、より詳細に説明する。この第２の実施の形態では、別々に用意した２枚のコア材を、絶縁材料を挟んで積層し、それをプレスすることによって得られる回路基板の一例を、その形成方法と共に説明する。
【００３３】
図５は第２の実施の形態に係る回路基板の第１形成工程の一例を示す図である。図５において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００３４】
まず、図５（Ａ）に示すような、絶縁層２１の両面に導電層２２が形成された基板２３を準備する。絶縁層２１には、例えば、エポキシ樹脂やポリイミド樹脂等の樹脂材料、酸化アルミニウム（アルミナ）等のセラミック材料が用いられる。導電層２２には、例えば、銅層が用いられる。基板２３には、例えば、所定材料の絶縁層２１の両面に、導電層２２として銅箔が張り付けられた、いわゆる両面銅張板を用いることができる。そして、このような基板２３の両面にフォトレジスト２４ａを形成する。
【００３５】
次いで、図５（Ｂ）に示すように、フォトレジスト２４ａを、その露光、現像を行ってパターニングする。ここでは一例として、基板２３の一方の面側に形成したフォトレジスト２４ａについて、そのパターニングを行う。このパターニングにより、配線パターン（ランド部及び配線部を含む配線層）状にフォトレジスト２４ａを残し、配線パターンとして不要な部分の導電層２２を露出させる。次いで、パターニング後のフォトレジスト２４ａをマスクにして導電層２２のエッチングを行い、図５（Ｃ）に示すような、ランド部２２ａ及びそれに接続された配線部２２ｂを有する配線パターン２２Ａを形成する。エッチング後、フォトレジスト２４ａは剥離除去される。
【００３６】
図６は第２の実施の形態に係る回路基板の第２形成工程の一例を示す図である。図６において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００３７】
配線パターン２２Ａの形成後、図６（Ａ）に示すように、基板２３の両面にフォトレジスト２４ｂを形成する。次いで、図６（Ｂ）に示すように、フォトレジスト２４ｂの露光、現像を行い、配線パターン２２Ａのランド部２２ａが露出し、且つ、配線部２２ｂを被覆するフォトレジスト２４ｂのパターンを形成する。そして、このフォトレジスト２４ｂをマスクにしてランド部２２ａのハーフエッチングを行い、図６（Ｃ）に示すような、フォトレジスト２４ｂで被覆されていた配線部２２ｂよりも薄い、ランド部２２ａを形成する。ハーフエッチング後、フォトレジスト２４ｂは剥離除去される。
【００３８】
ランド部２２ａのハーフエッチングは、所定の薬液を用いて行うことができる。ハーフエッチングに用いる薬液には、例えば、ランド部２２ａに銅を用いている場合には、塩化第二鉄、塩化第二銅等を成分に含むもの等を用いることができる。
【００３９】
ランド部２２ａのハーフエッチングを行う前のフォトレジスト２４ｂの露光プロセスでは、配線パターン２２Ａが形成されていることで、基板２３の表面に凹凸が存在する。フォトレジスト２４ｂを用いた露光プロセスでは、感光領域のフォトレジスト２４ｂの厚さが均一な状態であることが望ましいことから、露光光が照射された部分（露光部）が現像により除去される、ポジ型フォトレジストを用いることが望ましい。
【００４０】
図７は露光及び現像工程の説明図であって、（Ａ）はポジ型フォトレジストを用いた場合の説明図、（Ｂ）はネガ型フォトレジストを用いた場合の説明図である。
フォトレジスト２４ｂにポジ型フォトレジストを用いた場合、上記のようにランド部２２ａが露出するパターンを形成するためには、そのランド部２２ａ上を含むＸ部のフォトレジスト２４ｂに対して露光光が照射される。Ｙ部には露光光が照射されない。このとき、Ｘ部の絶縁層２１上（凹部）のフォトレジスト２４ｂは、ランド部２２ａ上（凸部）のフォトレジスト２４ｂを感光するための露光条件では、図７（Ａ）に点線で示したような部分が十分に感光されず、現像後に残ってしまうことが起こり得る。しかし、このようにＸ部の絶縁層２１上にフォトレジスト２４ｂが残ったとしても、その絶縁層２１上に残るフォトレジスト２４ｂは、ハーフエッチング後、Ｙ部に残るフォトレジスト２４ｂと共に剥離除去すればよい。
【００４１】
一方、フォトレジスト２４ｂにネガ型フォトレジストを用いた場合、上記のようにランド部２２ａが露出するフォトレジスト２４ｂのパターンを形成するためには、Ｙ部のフォトレジスト２４ｂに対して露光光が照射される。Ｘ部には露光光が照射されない。このとき、Ｙ１部の絶縁層２１上（凹部）のフォトレジスト２４ｂと、Ｙ２部の配線パターン２２Ａ上（凸部）のフォトレジスト２４ｂとでは、それらの厚さの違いから、露光条件を変える必要が生じる場合がある。
【００４２】
ランド部２２ａのハーフエッチングの際に用いるフォトレジスト２４ｂにポジ型フォトレジストを用いる場合には、このように表面に凹凸が存在する基板２３でも、その露光場所に応じて露光条件を変更することが不要になる。このような点から、ランド部２２ａのハーフエッチングの際に用いるフォトレジスト２４ｂには、ポジ型フォトレジストを用いることが好ましい。
【００４３】
尚、ランド部２２ａの平面サイズは、後述のようにそれを貫通して形成される貫通ビアホールの径よりも、例えば１５０μｍ以上或いは２００μｍ以上大きくなるように設定されるため、数百μｍ以上となる。従って、ランド部２２ａのハーフエッチングにあたっては、必ずしも、上記のようなフォトレジスト２４ｂの露光、現像による高精度のレジストパターン形成を行うことを要しない。例えば、スクリーン印刷によるレジストパターン形成を行い、そのレジストパターンをマスクにしてランド部２２ａのハーフエッチングを行うようにしてもよい。
【００４４】
上記図５及び図６に示したような方法を用いることにより、ランド部２２ａを配線部２２ｂよりも薄くした配線パターン２２Ａを有するコア材２０が得られる。このようなコア材２０と張り合わせるもう１枚のコア材も、例えば上記図５と同様にして形成することができる。別のコア材の形成方法の一例を、図８に第３形成工程として示す。
【００４５】
図８は第２の実施の形態に係る回路基板の第３形成工程の一例を示す図である。図８において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００４６】
まず、図８（Ａ）に示すような、絶縁層３１の両面に導電層３２が形成された基板３３を準備する。基板３３には、例えば、所定材料の絶縁層３１の両面に、導電層３２として銅箔が張り付けられた、いわゆる両面銅張板を用いることができる。そして、このような基板３３の両面にフォトレジスト３４ａを形成する。次いで、図８（Ｂ）に示すように、フォトレジスト３４ａの露光、現像を行い、配線パターン（グランド配線層、電源配線層、或いは、ランド部及び配線部を含む配線層）状にフォトレジスト３４ａを残す。ここでは一例として、基板３３の一方の面側に形成したフォトレジスト３４ａについて、そのパターニングを行う。次いで、図８（Ｃ）に示すように、パターニング後のフォトレジスト３４ａをマスクにして導電層３２のエッチングを行い、配線パターン３２Ａを形成する。エッチング後、フォトレジスト３４ａは剥離除去される。
【００４７】
この図８に示したような方法を用いることにより、上記コア材２０と張り合わせるもう１枚のコア材３０が得られる。
尚、コア材２０とコア材３０の形成順序は、どちらを先に行っても構わない。
【００４８】
図９は第２の実施の形態に係る回路基板の第４形成工程の一例を示す図である。図９において、（Ａ）は積層工程の要部断面模式図、（Ｂ）は一体化工程の要部断面模式図である。
【００４９】
用意された２枚のコア材２０及びコア材３０を、図９（Ａ）に示すように、未硬化又は半硬化状態の絶縁材料であるプリプレグ４０を挟んで、位置合わせを行って積層する。コア材２０とコア材３０は、配線パターン２２Ａの形成面と配線パターン３２Ａの形成面とを向かい合わせ、プリプレグ４０を介在させて積層する。そして、積層したコア材２０、プリプレグ４０、コア材３０を、例えば真空中での加熱プレスにより接合する。プレスにより、コア材２０の配線パターン２２Ａ、及びコア材３０の配線パターン３２Ａは、プリプレグ４０に埋設される。この状態でプリプレグ４０を加熱により硬化することで、図９（Ｂ）に示すような、コア材２０、プリプレグ４０、コア材３０が一体化された多層板５０Ａを形成する。
【００５０】
図１０は第２の実施の形態に係る回路基板の第５形成工程の一例を示す図である。図１０において、（Ａ）は貫通孔形成工程の要部断面模式図、（Ｂ）はめっき工程の要部断面模式図である。
【００５１】
上記のようにして形成した多層板５０Ａに、図１０（Ａ）に示すように、コア材２０、プリプレグ４０、コア材３０を貫通する貫通孔５１ａを形成する。貫通孔５１ａは、ここではコア材２０の配線パターン２２Ａ（ランド部２２ａ）、及びコア材３０の配線パターン３２Ａ（開口部３２ａ）を通るような位置に形成される。この貫通孔５１ａは、例えば、機械ドリルを用いて形成することができる。
【００５２】
尚、ランド部２２ａ及び開口部３２ａは、このとき使用する機械ドリルのドリル径、形成される貫通孔５１ａの径を基に、その平面サイズを設定することができる。或いは、ランド部２２ａ及び開口部３２ａの平面サイズを基に、使用する機械ドリルのドリル径、形成する貫通孔５１ａの径を設定することができる。
【００５３】
貫通孔５１ａの形成後は、例えば、無電解めっき、電解めっきを順に行い、図１０（Ｂ）に示すように、貫通孔５１ａの内壁にめっき層５１ｂを形成する。例えば、無電解銅めっき、電解銅めっきを順に行い、貫通孔５１ａの内壁に銅のめっき層５１ｂを形成する。尚、このめっき層５１ｂは、コア材２０の表層の導電層２２上、及びコア材３０の表層の導電層３２上にも同様に形成される。この例では、めっき層５１ｂにより、貫通孔５１ａの内壁に露出していた、内層の配線パターン２２Ａ、表層の導電層２２及び導電層３２が、電気的に接続されるようになる。
【００５４】
このように貫通孔５１ａを形成し、めっき層５１ｂを形成することで、多層板５０Ａに貫通ビアホール（貫通ビア）５１が形成される。
図１１は第２の実施の形態に係る回路基板の第６形成工程の一例を示す図である。図１１において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）はエッチング工程の要部断面模式図である。
【００５５】
貫通ビアホール５１の形成後、図１１（Ａ）に示すように、多層板５０Ａの両面に、フォトレジスト５４ａを形成し、フォトレジスト５４ａの露光、現像を行い、表面配線パターン（回路基板表面の配線層）状にフォトレジスト５４ａを残す。そして、パターニング後のフォトレジスト５４ａをマスクにして、表層の導電層２２及びその上のめっき層５１ｂのエッチングを行い、図１１（Ｂ）に示すようなコア材２０側の表面配線パターン２２Ｂを形成する。更に、パターニング後のフォトレジスト５４ａをマスクにして、表層の導電層３２及びその上のめっき層５１ｂのエッチングを行い、図１１（Ｂ）に示すようなコア材３０側の表面配線パターン３２Ｂを形成する。これらのエッチング後、フォトレジスト５４ａは剥離除去される。
【００５６】
以上の工程により、回路基板５０が得られる。回路基板５０では、コア材２０の配線パターン２２Ａのランド部２２ａが、コア材３０の配線パターン３２Ａから離れる方向に薄く形成される。これにより、ランド部２２ａの配線パターン３２Ａからの距離が広げられ、信号伝送時に生じるキャパシタンスが小さく抑えられるようになる。その結果、回路基板５０では、貫通ビアホール５１とランド部２２ａの接続部におけるインピーダンスの低下が抑えられ、伝送損失の低減が図られるようになる。
【００５７】
尚、ここでは図示を省略するが、このようにして得られた回路基板５０の表面に、表面配線パターン２２Ｂ、表面配線パターン３２Ｂを保護するソルダレジスト等の保護膜を形成してもよい。
【００５８】
また、ここでは２枚のコア材２０及びコア材３０を、プリプレグ４０を挟んで積層した回路基板５０を例示したが、勿論、積層するコア材の数はこれに限定されるものではない。
【００５９】
例えば、コア材２０の、コア材３０側と反対の側に、更に別のコア材を設ける場合であれば、その別のコア材と上記コア材２０の間、及びコア材２０とコア材３０の間にそれぞれプリプレグ４０を挟み、これらを積層した状態でプレスして一体化するようにすればよい。このように一方の面側にコア材３０を積層し、もう一方の面側に別のコア材を積層する場合、その中層のコア材２０には、コア材３０等との積層前に、上記図５の工程に替えて、次の図１２に示すような工程を経て、その両面に所定の配線パターンが形成される。
【００６０】
図１２は第２の実施の形態に係るコア材形成工程の別例を示す図である。図１２において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００６１】
まず、図１２（Ａ）に示すような、絶縁層２１の両面に導電層２２が形成された基板２３を準備する。そして、この基板２３の両面にフォトレジスト２４ａを形成する。次いで、図１２（Ｂ）に示すように、基板２３の一方の面側のフォトレジスト２４ａの露光を行い、基板２３の他方の面側のフォトレジスト２４ａの露光を行う。そして、現像を行い、その両面に形成する配線パターン（グランド配線層、電源配線層、或いは、ランド部及び配線部を含む配線層）状にフォトレジスト２４ａを残す。次いで、パターニング後のフォトレジスト２４ａをマスクにして、基板２３の両面の導電層２２をエッチングし、図１２（Ｃ）に示すように、基板２３の両面にそれぞれ配線パターン２２Ａを形成する。エッチング後、フォトレジスト２４ａは剥離除去される。
【００６２】
その後、上記図６の例に従い、一方の面側（コア材３０が積層される面側）に、配線部２２ｂよりも薄いランド部２２ａをハーフエッチングにより形成する。これにより、コア材３０と、更に別のコア材が積層される、中層のコア材２０が得られる。
【００６３】
尚、コア材３０と共にコア材２０に積層される別のコア材については、上記図５或いは図８の例に従い、片面に所定の配線パターンを形成する。そして、上記のように、コア材２０とコア材３０の間にプリプレグ４０を挟み、同様にコア材２０とその別のコア材の間にプリプレグ４０を挟んで、これらの積層体を得る。そして、この積層体をプレスにより一体化した多層板に、上記のようにして貫通ビアホールを形成し、コア材３０と別のコア材に表面配線パターンを形成することで、３枚のコア材が含まれる回路基板を得る。
【００６４】
以上述べたような方法を用いて形成される回路基板上には、半導体素子等の電子部品を実装することができる。
図１３は電子装置の一例を示す図である。図１３には、電子装置の要部断面を模式的に図示している。
【００６５】
図１３に示す電子装置７０は、回路基板８０、並びに、回路基板８０に実装された半導体素子９０ａ及び半導体素子９０ｂを備える。
ここでは一例として回路基板８０に、３枚のコア材６０、コア材２０及びコア材３０を各々の間にプリプレグ４０を挟んで積層して一体化した構造を有するものを用いている。回路基板８０は、貫通ビアホール（貫通ビア）８１を有し、一方の面側には、表面配線パターン３２Ｂの一部を露出させてソルダレジスト等の保護膜８２が設けられる。保護膜８２は、回路基板８０のもう一方の面側にも、表面配線パターン６２Ｂを覆うように設けられる。
【００６６】
このような回路基板８０上に、ここでは一例として２つの半導体素子９０ａ及び半導体素子９０ｂ（いずれも一部のみ図示）が実装される。半導体素子９０ａ及び半導体素子９０ｂはそれぞれ、半田等のバンプ９１を介して、回路基板８０の保護膜８２から露出する表面配線パターン３２Ｂの一部に接続される。
【００６７】
電子装置７０では、コア材２０の配線パターン２２Ａのランド部２２ａが、その配線部２２ｂよりも薄く形成されているため、薄く形成していない場合に比べ、ランド部２２ａとコア材３０の配線パターン３２Ａとの距離が広くなる。そのため、配線パターン３２Ａとランド部２２ａの間に生じるキャパシタンスをより小さく抑え、貫通ビアホール８１とランド部２２ａとの接続部におけるインピーダンス不整合の発生を抑制することが可能になる。これにより、優れた伝送特性を示す回路基板８０を備えた、高性能の電子装置７０が実現される。
【００６８】
尚、半導体素子９０ａ及び半導体素子９０ｂの実装面側と反対の面側の保護膜８２は、表面配線パターン６２Ｂの一部が露出するように設けてもよい。電子装置７０は、その露出する部分の表面配線パターン６２Ｂ上に半田等のバンプを設け、そのバンプを介してマザーボード等の他の基板に実装されてもよい。また、保護膜８２から一部が露出する表面配線パターン６２Ｂ上に、更に別の半導体素子等の電子部品を実装することもできる。
【００６９】
また、回路基板８０には、ここで例示した半導体素子９０ａ、半導体素子９０ｂのほか、コンデンサや抵抗等、他の電子部品が実装されてもよい。
次に、第３の実施の形態について説明する。
【００７０】
図１４は第３の実施の形態に係る回路基板の一例を示す図である。図１４には、第３の実施の形態に係る回路基板の要部断面を模式的に図示している。
図１４に示す回路基板１００は、ランド部２２ａが配線部２２ｂよりも薄く形成された配線パターン２２Ａ上層の配線パターン３２Ａの、開口部３２ａの端部（開口端部）３２ｃが、ランド部２２ａから離れる方向に薄く形成されている。回路基板１００は、この点で、上記回路基板５０と相違する。
【００７１】
回路基板１００では、配線パターン２２Ａのランド部２２ａが薄く形成され、且つ、配線パターン３２Ａにおける開口端部３２ｃが薄く形成されることで、ランド部２２ａと上層の配線パターン３２Ａとの距離がより一層広がるようになる。その結果、信号伝送時に生じるキャパシタンスの抑制、それによる貫通ビアホール５１とランド部２２ａの接続部におけるインピーダンスの低下が一層効果的に抑えられ、伝送損失の低減が図られるようになる。
【００７２】
このように部分的に薄く形成された配線パターン３２Ａを有するコア材３０は、例えば次のようにして形成される。
図１５は第３の実施の形態に係る回路基板の形成工程の一例を示す図である。図１５において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００７３】
例えば、上記図８のようにして配線パターン３２Ａの形成まで行った後、図１５（Ａ）に示すように、基板３３の両面にフォトレジスト３４ｂを形成する。次いで、図１５（Ｂ）に示すように、フォトレジスト３４ｂの露光、現像を行い、配線パターン３２Ａの開口端部３２ｃが露出するフォトレジスト３４ｂのパターンを形成する。そして、このフォトレジスト３４ｂをマスクにして開口端部３２ｃのハーフエッチングを行い、図１５（Ｃ）に示すように、配線パターン３２Ａの開口端部３２ｃを薄くする。ハーフエッチング後、フォトレジスト３４ｂは剥離除去される。これにより、第３の実施の形態に係るコア材３０が得られる。
【００７４】
以後は、上記図９〜図１１と同様にして、回路基板１００を得る。即ち、コア材３０を、プリプレグ４０を介在させてコア材２０と積層し、例えば真空中での加熱プレスにより一体化して多層板を得る。そして、その多層板に貫通孔５１ａを形成し、めっき層５１ｂを形成して、貫通ビアホール５１を形成する。その後、表面配線パターン２２Ｂ及び表面配線パターン３２Ｂを形成する。これにより、図１４のような回路基板１００を得る。
【００７５】
次に、第４の実施の形態について説明する。
図１６は第４の実施の形態に係る回路基板の一例を示す図である。図１６には、第４の実施の形態に係る回路基板の要部断面を模式的に図示している。
【００７６】
図１６（Ａ）に示す回路基板１１０ａは、配線パターン３２Ａを貫通する貫通ビアホール５１が、配線パターン３２Ａと接続されて設けられた構造を有する。貫通ビアホール５１と接続される配線パターン３２Ａは、図１６（Ｂ）に示す回路基板１１０ｂのように、配線パターン２２Ａのランド部２２ａから離れる方向に薄く形成されてもよい。
【００７７】
図１６（Ａ）の回路基板１１０ａでは、配線パターン２２Ａのランド部２２ａが薄く形成されることで、ランド部２２ａを薄く形成しなかった場合に比べ、ランド部２２ａとそのランド部２２ａに対応する上層の配線パターン３２Ａとの距離がより広がるようになる。また、図１６（Ｂ）の回路基板１１０ｂでは、更に、ランド部２２ａに対応する上層の配線パターン３２Ａも薄く形成されることで、両者の距離がより一層広がるようになる。このような回路基板１１０ａ及び回路基板１１０ｂによって伝送特性の向上を図ることも可能である。
【００７８】
このような回路基板１１０ａ及び回路基板１１０ｂのコア材３０は、例えば次のようにして形成される。
図１７及び図１８は第４の実施の形態に係る回路基板の形成工程の一例を示す図である。図１７及び図１８において、（Ａ）はフォトレジスト形成工程の要部断面模式図、（Ｂ）は露光及び現像工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図である。
【００７９】
図１６（Ａ）に示した回路基板１１０ａのコア材３０の形成では、まず、図１７（Ａ）に示すような、絶縁層３１の両面に導電層３２が形成された基板３３を準備する。そして、このような基板３３の両面にフォトレジスト３４ａを形成する。次いで、図１７（Ｂ）に示すように、フォトレジスト３４ａの露光、現像を行い、図１６（Ａ）のような配線パターン３２Ａを形成する領域にフォトレジスト３４ａを残す。次いで、パターニング後のフォトレジスト３４ａをマスクにして導電層３２のエッチングを行い、図１７（Ｃ）に示すように配線パターン３２Ａを形成する。エッチング後、フォトレジスト３４ａは剥離除去される。これにより、回路基板１１０ａのコア材３０が得られる。
【００８０】
以後は、上記図９〜図１１と同様にして、回路基板１１０ａを得る。即ち、コア材３０を、プリプレグ４０を介在させてコア材２０と積層し、例えば真空中での加熱プレスにより一体化して多層板を得る。そして、その多層板に貫通孔５１ａを形成し、めっき層５１ｂを形成して、貫通ビアホール５１を形成する。その後、表面配線パターン２２Ｂ及び表面配線パターン３２Ｂを形成する。これにより、図１６（Ａ）のような回路基板１１０ａを得る。
【００８１】
また、図１６（Ｂ）に示した回路基板１１０ｂのコア材３０の形成では、図１７（Ｃ）のような配線パターン３２Ａの形成まで行った後、図１８（Ａ）に示すように、基板３３の両面にフォトレジスト３４ｂを形成する。次いで、図１８（Ｂ）に示すように、フォトレジスト３４ｂの露光、現像を行い、配線パターン３２Ａの薄くする部分（ランド部２２ａに対応する部分（ランド対応部））３２ｄが露出するフォトレジスト３４ｂのパターンを形成する。そして、このフォトレジスト３４ｂをマスクにして、ランド対応部３２ｄのハーフエッチングを行い、図１８（Ｃ）に示すように、フォトレジスト３４ｂで被覆されていた部分の配線パターン３２Ａよりも薄いランド対応部３２ｄを形成する。ハーフエッチング後、フォトレジスト３４ｂは剥離除去される。これにより、回路基板１１０ｂのコア材３０が得られる。
【００８２】
以後は、上記図９〜図１１と同様にして、回路基板１１０ｂを得る。即ち、コア材３０を、プリプレグ４０を介在させてコア材２０と積層し、例えば真空中での加熱プレスにより一体化して多層板を得る。そして、その多層板に貫通孔５１ａを形成し、めっき層５１ｂを形成して、貫通ビアホール５１を形成する。その後、表面配線パターン２２Ｂ及び表面配線パターン３２Ｂを形成する。これにより、図１６（Ｂ）のような回路基板１１０ｂを得る。
【００８３】
尚、第３及び第４の実施の形態で述べた回路基板１００、回路基板１１０ａ及び回路基板１１０ｂには更に、各々の表面に、表面配線パターン２２Ｂ、表面配線パターン３２Ｂを保護するソルダレジスト等の保護膜を形成してもよい。
【００８４】
また、第３及び第４の実施の形態では、２枚のコア材２０及びコア材３０を、プリプレグ４０を挟んで積層した回路基板１００、回路基板１１０ａ及び回路基板１１０ｂを例示したが、勿論、積層するコア材の数はこれに限定されるものではない。
【００８５】
また、第３及び第４の実施の形態で述べた回路基板１００、回路基板１１０ａ及び回路基板１１０ｂの各々の上には、半導体素子等の各種電子部品を実装することができる。それにより、優れた伝送特性を示す回路基板１００、回路基板１１０ａ又は回路基板１１０ｂを備えた、高性能の電子装置が実現される。更に、そのような電子装置は、マザーボード等の他の基板に実装することもできる。
【００８６】
次に、第５の実施の形態について説明する。
上記の第１〜第４の実施の形態では、回路基板１０、回路基板５０、回路基板８０、回路基板１００、回路基板１１０ａ及び回路基板１１０ｂを貫通する貫通ビアホール７、貫通ビアホール５１、貫通ビアホール８１を設ける場合を例示した。このほか、上記のようにランド部を薄くする手法は、回路基板全体を貫通しないビアホール（ビア）と接続されるランド部についても同様に適用可能である。
【００８７】
図１９は第５の実施の形態に係る回路基板の一例を示す図である。図１９には、第５の実施の形態に係る回路基板の要部断面を模式的に図示している。
図１９（Ａ）に示す回路基板１２０ａでは、コア材２０にビアホール２５が設けられ、そのビアホール２５と接続されるランド部２２ａが薄く形成されている。この回路基板１２０ａにおいて、コア材３０の配線パターン３２Ａには、コア材２０のランド部２２ａに対応する領域に開口部３２ａを設け、その開口端部３２ｃを薄くする。このような回路基板１２０ａによっても、上記同様の効果を得ることができる。尚、この回路基板１２０ａにおいて、開口端部３２ｃを薄くしなかった場合でも、ランド部２２ａに対応する領域が開口部３２ａであること、及びランド部２２ａが薄く形成されていることで、上記同様の効果を得ることは可能である。
【００８８】
また、図１９（Ｂ）に示す回路基板１２０ｂでは、コア材２０のランド部２２ａが薄く形成され、コア材３０のランド対応部３２ｄが薄く形成されている。このような回路基板１２０ｂによっても、上記同様の効果を得ることができる。尚、この回路基板１２０ｂにおいて、ランド対応部３２ｄを薄くしなかった場合でも、ランド部２２ａが薄く形成されていることで、上記同様の効果を得ることは可能である。
【００８９】
この第５の実施の形態で述べた回路基板１２０ａ、回路基板１２０ｂにおいて、コア材の数は一例であって、これに限定されるものではない。また、回路基板１２０ａ、回路基板１２０ｂの表面にソルダレジスト等の保護膜を形成してもよい。また、回路基板１２０ａ、回路基板１２０ｂに電子部品を実装した電子装置を得ることができ、その電子装置をマザーボード等の他の基板に実装することもできる。
【００９０】
以上説明したように、回路基板の配線パターン（配線層）のランド部を、そのランド部に接続される配線部よりも薄くする。ランド部は、その上層或いは下層に設けられる別の配線パターン（配線層）から離れる方向に薄く形成される。これにより、ランド部と、その別の配線パターンとの距離が広がり、信号伝送時に生じるキャパシタンスが小さく抑えられ、ランド部とビア（導電部）との接続部におけるインピーダンスの低下が抑えられるようになる。従って、伝送特性に優れた回路基板、更にそのような回路基板を用いて高性能の電子装置を実現することが可能になる。
【００９１】
このようにランド部とビアとの接続部におけるインピーダンスの低下が抑制可能な回路基板を得るためには、必ずしもランド部の外径を小さくすることを要しない。ランド部の外径は、異なる層のランド部や開口部の位置精度（位置ずれマージン）、ビア形成のために異なる層のランド部や開口部を通るように設ける孔の位置精度（位置ずれマージン）を十分に確保したサイズとすることができる。これにより、製造プロセスを複雑化せず、歩留まり良く、伝送特性に優れた回路基板を製造することが可能になる。
【００９２】
更に、薄くするランド部の上層或いは下層に設けられる別の配線パターンも、そのランド部に近い所定部位を、ランド部から離れる方向に薄く形成することで、ランド部とビアとの接続部におけるインピーダンスの低下が一層効果的に抑制可能になる。
【００９３】
尚、上記のようにランド部を薄くする手法は、回路基板内の１箇所に限らず、複数箇所に適用してもよい。１本の配線パターン或いは複数本の配線パターンのそれぞれに設けられる１箇所又は２箇所以上（一配線パターンの両端部とそれらの間の箇所等）のランド部について、上記のようにランド部を薄くする手法を適用することが可能である。
【００９４】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１絶縁層上に配設された第１配線層と、
前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、
前記第１配線層に接続されたビアと
を含み、
前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている
ことを特徴とする回路基板。
【００９５】
（付記２） 前記第２配線層は、前記ランド部に対応する領域に開口部を有し、前記開口部の端部が、前記第１配線層から離れる方向に薄くなっていることを特徴とする付記１に記載の回路基板。
【００９６】
（付記３） 前記第２配線層は、前記ランド部に対応する領域が、前記第１配線層から離れる方向に薄くなっていることを特徴とする付記１に記載の回路基板。
（付記４） 前記ビアは、前記第２配線層の、前記ランド部に対応する領域を貫通して配設されることを特徴とする付記１乃至３のいずれかに記載の回路基板。
【００９７】
（付記５） 前記第２配線層は、グランド電位又は電源電位とされる配線層であることを特徴とする付記１乃至４のいずれかに記載の回路基板。
（付記６） 前記配線部の幅が、前記ランド部の外径よりも小さいことを特徴とする付記１乃至５のいずれかに記載の回路基板。
【００９８】
（付記７） 前記ビアの外径が、前記ランド部の外径よりも小さいことを特徴とする付記１乃至６のいずれかに記載の回路基板。
（付記８） 第１絶縁層上に第１配線層を配設する工程と、
前記第１配線層の上方に第２絶縁層を介して第２配線層を配設する工程と、
前記第１配線層に接続されるビアを配設する工程と
を含み、
前記第１配線層を配設する工程は、
前記第１絶縁層上に、前記ビアが接続されるランド部と、前記ランド部に接続された配線部とを有する配線パターンを形成する工程と、
形成された前記ランド部を薄くする工程と
を含む
ことを特徴とする回路基板の製造方法。
【００９９】
（付記９） 前記第１絶縁層上に前記第１配線層を配設する工程は、
前記第１絶縁層上に前記第１配線層が配設された第１基板を形成する工程を含み、
前記第１配線層の上方に前記第２絶縁層を介して前記第２配線層を配設する工程は、
第３絶縁層上に前記第２配線層が配設された第２基板を形成する工程と、
前記第１基板と前記第２基板とを、前記第１配線層と前記第２配線層とを対向させ、前記第２絶縁層を介在させて積層し、前記第２絶縁層、前記第１基板及び前記第２基板を一体化する工程と
を含む
ことを特徴とする付記８に記載の回路基板の製造方法。
【０１００】
（付記１０） 前記第２配線層を配設する工程は、
前記第２配線層の、前記ランド部に対応する領域に、開口部を形成する工程と、
前記開口部の端部を、前記第１配線層から離れる方向に薄くする工程と
を含むことを特徴とする付記８又は９に記載の回路基板の製造方法。
【０１０１】
（付記１１） 前記第２配線層を配設する工程は、
前記第２配線層の、前記ランド部に対応する領域を、前記第１配線層から離れる方向に薄くする工程を含む
ことを特徴とする付記８又は９に記載の回路基板の製造方法。
【０１０２】
（付記１２） 前記ビアを配設する工程は、
前記ビアを、前記第２配線層の、前記ランド部に対応する領域を貫通するように配設する工程を含む
ことを特徴とする付記８乃至１１のいずれかに記載の回路基板。
【０１０３】
（付記１３） 回路基板と、
前記回路基板に実装された電子部品と
を備え、
前記回路基板は、
第１絶縁層上に配設された第１配線層と、
前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、
前記第１配線層に接続されたビアと
を含み、
前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている
ことを特徴とする電子装置。
【符号の説明】
【０１０４】
１，２，３，４，５，５２０ 配線層
１ａ，２ａ，３ａ，２２ａ，５２０ａ ランド部
１ｂ，２ｂ，２２ｂ，５２０ｂ 配線部
４ａ，５ａ，３２ａ 開口部
６，２１，３１ 絶縁層
７，５１，８１ 貫通ビアホール
７ａ，５１ａ 貫通孔
１０，５０，８０，１００，１１０ａ，１１０ｂ，１２０ａ，１２０ｂ，５００ 回路基板
２０，３０，６０ コア材
２２，３２ 導電層
２２Ａ，３２Ａ 配線パターン
２２Ｂ，３２Ｂ，６２Ｂ 表面配線パターン
２３，３３ 基板
２４ａ，２４ｂ，３４ａ，３４ｂ，５４ａ フォトレジスト
２５ ビアホール
３２ｃ 開口端部
３２ｄ ランド対応部
４０ プリプレグ
５０Ａ 多層板
５１ｂ めっき層
７０ 電子装置
８２ 保護膜
９０ａ，９０ｂ 半導体素子
９１ バンプ
【特許請求の範囲】
【請求項１】
第１絶縁層上に配設された第１配線層と、
前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、
前記第１配線層に接続されたビアと
を含み、
前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている
ことを特徴とする回路基板。
【請求項２】
前記第２配線層は、前記ランド部に対応する領域に開口部を有し、前記開口部の端部が、前記第１配線層から離れる方向に薄くなっていることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記ビアは、前記第２配線層の、前記ランド部に対応する領域を貫通して配設されることを特徴とする請求項１又は２に記載の回路基板。
【請求項４】
第１絶縁層上に第１配線層を配設する工程と、
前記第１配線層の上方に第２絶縁層を介して第２配線層を配設する工程と、
前記第１配線層に接続されるビアを配設する工程と
を含み、
前記第１配線層を配設する工程は、
前記第１絶縁層上に、前記ビアが接続されるランド部と、前記ランド部に接続された配線部とを有する配線パターンを形成する工程と、
形成された前記ランド部を薄くする工程と
を含む
ことを特徴とする回路基板の製造方法。
【請求項５】
前記第１絶縁層上に前記第１配線層を配設する工程は、
前記第１絶縁層上に前記第１配線層が配設された第１基板を形成する工程を含み、
前記第１配線層の上方に前記第２絶縁層を介して前記第２配線層を配設する工程は、
第３絶縁層上に前記第２配線層が配設された第２基板を形成する工程と、
前記第１基板と前記第２基板とを、前記第１配線層と前記第２配線層とを対向させ、前記第２絶縁層を介在させて積層し、前記第２絶縁層、前記第１基板及び前記第２基板を一体化する工程と
を含む
ことを特徴とする請求項４に記載の回路基板の製造方法。
【請求項６】
回路基板と、
前記回路基板に実装された電子部品と
を備え、
前記回路基板は、
第１絶縁層上に配設された第１配線層と、
前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、
前記第１配線層に接続されたビアと
を含み、
前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている
ことを特徴とする電子装置。
【請求項１】
第１絶縁層上に配設された第１配線層と、
前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、
前記第１配線層に接続されたビアと
を含み、
前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている
ことを特徴とする回路基板。
【請求項２】
前記第２配線層は、前記ランド部に対応する領域に開口部を有し、前記開口部の端部が、前記第１配線層から離れる方向に薄くなっていることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記ビアは、前記第２配線層の、前記ランド部に対応する領域を貫通して配設されることを特徴とする請求項１又は２に記載の回路基板。
【請求項４】
第１絶縁層上に第１配線層を配設する工程と、
前記第１配線層の上方に第２絶縁層を介して第２配線層を配設する工程と、
前記第１配線層に接続されるビアを配設する工程と
を含み、
前記第１配線層を配設する工程は、
前記第１絶縁層上に、前記ビアが接続されるランド部と、前記ランド部に接続された配線部とを有する配線パターンを形成する工程と、
形成された前記ランド部を薄くする工程と
を含む
ことを特徴とする回路基板の製造方法。
【請求項５】
前記第１絶縁層上に前記第１配線層を配設する工程は、
前記第１絶縁層上に前記第１配線層が配設された第１基板を形成する工程を含み、
前記第１配線層の上方に前記第２絶縁層を介して前記第２配線層を配設する工程は、
第３絶縁層上に前記第２配線層が配設された第２基板を形成する工程と、
前記第１基板と前記第２基板とを、前記第１配線層と前記第２配線層とを対向させ、前記第２絶縁層を介在させて積層し、前記第２絶縁層、前記第１基板及び前記第２基板を一体化する工程と
を含む
ことを特徴とする請求項４に記載の回路基板の製造方法。
【請求項６】
回路基板と、
前記回路基板に実装された電子部品と
を備え、
前記回路基板は、
第１絶縁層上に配設された第１配線層と、
前記第１配線層の上方に第２絶縁層を介して配設された第２配線層と、
前記第１配線層に接続されたビアと
を含み、
前記第１配線層は、前記ビアが接続されたランド部と、前記ランド部に接続された配線部とを有し、前記ランド部が、前記配線部よりも、前記第２配線層から離れる方向に薄くなっている
ことを特徴とする電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−９８２２９（Ｐ２０１３−９８２２９Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３７３５１（Ｐ２０１１−２３７３５１）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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