【課題】複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置の層間接続不良の有無を、一層積層する毎に短時間で検査することが可能な検査方法及び半導体集積回路装置を提供する。
【解決手段】互いに積層される集積回路層１０及び２０に、複数の検査用整流素子部１５及び２５をそれぞれ形成する。複数の検査用整流素子部１５（２５）は、複数の接続用端子１４（２４）のそれぞれと正電源配線１３ａ（２３ａ）及び接地配線１３ｂ（２３ｂ）との間に接続され、整流素子１５ａ，１５ｂ（２５ａ，２５ｂ）を含み電流により発光する。複数の接続用端子１４及び２４を互いに電気的に接続したのち、正電源配線１３ａ（又は接地配線１３ｂ）と接地配線２３ｂ（又は正電源配線２３ａ）との間にバイアス電圧を印加し、検査用整流素子部２５の発光に基づいて、接続用端子１４及び２４の接続状態を検査する。 （もっと読む）

【課題】バーンイン試験に要する全体的な時間を短縮する。
【解決手段】バーンインボードＢＩＢ上に、プログラマブルロジック装置１５０を設け、バーンイン試験の際には、このプログラマブルロジック装置１５０に、テストパターン信号と論理値を供給する。テストパターン信号は、プログラマブルロジック装置１５０から、さらに複数の被試験デバイスＤＵＴに供給され、被試験デバイスＤＵＴからの出力信号は、プログラマブルロジック装置１５０で論理値と比較され、その比較結果は、試験結果として、プログラマブルロジック装置１５０に格納される。このため、テスト制御装置１００から、高い周波数でテストパターン信号を供給することができ、また、テスト制御装置１００が被試験デバイスＤＵＴからの出力信号を直接読み込む必要が無くなる。 （もっと読む）

【課題】簡易な構成により、検査対象装置のシリアルインターフェースの検査を容易化する。
【解決手段】検査装置１０は、第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力するＤＵＴ（検査対象装置）２０を検査するものであって、ＤＵＴ２０は、検査の際、後述する排他的論理和の各値から成るパターンが、第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであり、検査用データが変換されたシリアル信号をＤＵＴ２０から受信する信号受信部１１と、該受信したシリアル信号を、任意のビット位置から順次、第二ビット長のパラレル信号に変換するシリアルパラレル変換部１２と、整数個連続して変換された第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算部１４とを備える。 （もっと読む）

【課題】ロット間のばらつきやウェハ面内のばらつきがある場合でも、高精度で良品／不良品の判定を行なうことが可能な試験装置を提供すること。
【解決手段】基準空間作成部２２は、第１のロットの良品チップの試験データからウェハ内のチップに付されたチップ番号別に基準空間を作成する。基準値抽出部２５は、基準空間作成部２２によって作成された基準空間に対応する第１のロットの不良品チップの試験データから、基準空間のそれぞれに対して有効な試験項目およびその試験項目に対応する良否判定の基準値を抽出する。そして、良否判定部２６は、基準空間のそれぞれに対するマハラノビスの距離の平均をチップ番号別に算出し、平均値が最小となる基準空間に対応する基準値を用いて第２のロットのチップの良否を判定する。したがって、ロット間のばらつきやウェハ面内のばらつきがある場合でも、高精度で良品／不良品の判定を行なうことが可能となる。 （もっと読む）

【課題】遅延故障を適切に検出すること。
【解決手段】半導体集積回路は、当該半導体集積回路の被検査箇所への入力側の信号と出力側の信号とを入力とする排他論理和回路と、前記排他論理和回路の出力信号とクロック信号とを入力とする第一のマルチプレクサと、前記第一のマルチプレクサの出力信号に同期させて入力信号が示す値を記憶し、記憶している値を出力するフリップフロップとを含む検査用回路を有する。 （もっと読む）

【課題】長期間使用した電子機器における埃の付着状況を適切に再現可能な、電子機器用の埃試験装置および埃試験方法を提供する。
【解決手段】埃Ｄを封入するための筐体１１と、筐体内に電子機器３０を配置するための配置台１３と、第１の周期で筐体内に埃を飛散させるための第１の送風部１５と、第１の周期より長い第２の周期で、電子機器の通気口３１に付着した埃を吹飛ばすための第２の送風部１７とを備える。通気口に詰まった埃を周期的に吹飛ばすことで、試験開始後の早い段階で通気口が完全に詰まることがなく、試験の継続が可能となるので、長期間使用後の埃の付着状況を適切に再現することができる。 （もっと読む）

【課題】ＲＯＭに試験用プログラムを記憶させることができない場合にも初期動作の試験が可能な半導体装置の実現。
【解決手段】ＣＰＵコア11と、ＲＯＭ13と、ＲＡＭ14と、アドレス信号をデコードして、ＲＯＭまたはＲＡＭの選択信号を発生するＲＯＭ／ＲＡＭ選択アドレスデコーダ15と、スタンバイ制御回路19と、ＲＡＭ、ＲＯＭ／ＲＡＭ選択アドレスデコーダおよびスタンバイ制御回路の電源を、通常電源とバックアップ電源の間で切り替えるバックアップ電源切換機構と、を備え、スタンバイ制御回路は、スタンバイモードから通常動作状態に変化すると、ＣＰＵコアがＲＯＭの替わりにＲＡＭをアクセスするように、ＲＯＭ／ＲＡＭ選択アドレスデコーダを設定可能であり、ＣＰＵコアがＲＡＭに記憶された初期動作プログラムにしたがって起動動作を実行可能である。 （もっと読む）

【課題】複数のＩ／Ｏバッファ間における相対的な差を測定し、Ｉ／Ｏバッファの複数信号の相対的な差が許容範囲にあれば正常な半導体集積デバイスと判定し、いままでは不良のデバイスであると判定されていたものを救済する。
【解決手段】半導体集積デバイスにおいて、ドライバ、複数のレシーバ、インバータによって発振回路を構成し、この発振回路の出力をクロック入力とする２個以上のカウンタと、カウント値を比較するコンパレータの比較結果により半導体集積デバイスの良否を判定する。 （もっと読む）

【課題】電源投入時において誤ってテストモードが設定されたテスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。
【解決手段】テスト信号発生回路１００は、テストイネーブル信号ＴＥＳＴＥをＬレベルからＨレベルへと遷移させてテスト回路を活性化し、テストイネーブル信号ＴＥＳＴＥをＨレベルからＬレベルへと遷移させてテスト回路を非活性化する。テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルからＬレベルへ遷移すると、テストイネーブル信号ＴＥＳＴＥをＬレベルからＨレベルへと遷移させ、テストイネーブル信号ＴＥＳＴＥがＨレベルへと遷移してから予め設定された所定期間経過後に、テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルに遷移しているとき、テストイネーブル信号ＴＥＳＴＥをＨレベルからＬレベルへと遷移させる。 （もっと読む）

【課題】電源投入時において誤って設定されたレベル調整回路の出力を、テストモードを用いて初期化し、目標レベルである正規の設定値へと高速に調整する半導体装置を提供する。
【解決手段】テストモード時に外部から入力されるテストデータを保持する複数のラッチ回路２と、ラッチ回路２が保持するテストデータが入力され、テストデータの論理の組合せによりコードを発生するデコード回路３と、ラッチ回路２が保持するテストデータの論理レベルに変化があった時、予め設定された期間の間、ＨレベルまたはＬレベルとなるゲート駆動信号ＵＰＤＮ＿Ｂ＜ｉ＞、ＵＰＤＮ＿Ｔ＜ｉ＞、ＵＰＤＮ＿Ｔ＜ｉ−１＞を出力し、電流供給回路（引き下げ回路８、引き上げ回路９）を駆動する遷移検出回路７と、を備える。 （もっと読む）

【課題】半導体装置の電極パッドに精度良く接触でき、かつ、半導体装置に損傷を与え難い半導体検査装置を提供すること。
【解決手段】本半導体検査装置は、検査対象物である半導体装置を検査するための電気信号を入出力する半導体検査装置であって、第１基板と、弾性変形可能な接合部を介して前記第１基板と接合された第２基板と、を有し、前記第１基板は、前記第２基板側に開口する凹部と、前記凹部の内側面に形成された配線と、該配線と電気的に接続される配線パターンと、前記凹部内に収容され前記配線と接触して導通している導電性ボールと、を備え、前記第２基板は、一方の面に、前記第１基板の前記凹部に対応する位置に形成され、一端が前記導電性ボールと接触して導通する導電性の第１突起部と、他方の面に、前記第１突起部と電気的に接続される導電性の第２突起部と、を備えている。 （もっと読む）

【課題】複数の入出力ピンを一度の診断で診断するための試験装置及び試験方法を提供する。
【解決手段】被試験デバイスと信号を受け渡す複数の入出力部と、複数の入出力部におけるそれぞれの入出力部の動作を診断する場合に被試験デバイスに代えて複数の入出力部に接続され、それぞれの入出力部の出力値を入出力部と対応付けて記憶する診断用メモリと、それぞれの入出力部に、診断用メモリから対応する出力値を読み出させ、それぞれの入出力部が読み出した出力値に基づいて、それぞれの出力値に対応する入出力部を診断する診断部とを備える被試験デバイスを試験する試験装置。 （もっと読む）

【課題】テストプログラムの記述が誤っている場合でも、ＤＵＴ１００を破壊や損傷から保護することができる半導体試験装置を実現する。
【解決手段】被試験対象デバイスに電圧または電流を印加して試験を行う半導体試験装置において、被試験対象デバイスを試験する試験内容が記述されたテストプログラムと被試験対象デバイスに印加できる電圧または電流の許容範囲が記述されたシステム特性記述ファイルとを記憶する記憶部と、テストプログラムとシステム特性記述ファイルとを記憶部から取得し、テストプログラム実行時に許容範囲に基づいてテストプログラムの設定をチェックし、設定が許容範囲を超えていた場合にユーザにエラーを通知するテスタ制御部と
を備える。 （もっと読む）

【課題】ユーザの使い勝手を向上することが可能な半導体試験装置を実現する。
【解決手段】異なる速度の低速レート信号と高速レート信号を用いて被試験対象デバイスの試験を行う半導体試験装置において、高速レート信号のレート長が設定されるレート長設定レジスタと、パターンプログラムに設定されている高速レート番号の組み合わせを抽出し、この組み合わせの中の１つの高速レート番号を調整レート番号に置き換え、低速レート信号のレート長の時間分解能に基づいて調整レート番号のレート長を算出して調整レート番号のレート長設定レジスタに設定する演算制御部とを備える。 （もっと読む）

【課題】プローブを正確に位置決めして狭ピッチで実装する。
【解決手段】被試験デバイスと電気信号を授受するプローブ構造体であって、電気信号を伝送する接点と、接点が形成されるプローブと、接点と電気的に接続されるプローブパッド部と、プローブ上に設けられ、プローブパッド部に接続されるボンディングワイヤと前記プローブとの間を絶縁する絶縁部と、を備えるプローブ構造体、プローブ装置、プローブ構造体の製造方法、および試験装置を提供する。 （もっと読む）

【課題】精度の高いキャリブレーションを行なうための試験装置を提供する。
【解決手段】入出力端に入力された入力信号を検出する入力部、および、出力信号を入出力端から出力する出力部をそれぞれ有し、被試験デバイスと信号を受け渡す複数の入出力部と、それぞれの入出力部において、入力部が入力信号を検出する入力タイミングを調整するタイミング調整部と、それぞれの入出力部における入力タイミングを調整する場合に、複数の入出力部のそれぞれの入出力端を電気的に接続する接続部とを備え、タイミング調整部は、それぞれの入力部における入力タイミングを調整する場合に、他の複数の入出力部の出力部に入力調整信号を順次出力させ、それぞれの出力部が出力した入力調整信号を当該入力部が検出する検出タイミングの平均に基づいて、当該入力部における入力タイミングを調整する入力調整機能を有する試験装置。 （もっと読む）

【課題】試験に関係する各部の設定にかかる時間を短縮することが可能な半導体試験装置を実現する。
【解決手段】被試験対象デバイスの試験を行う半導体試験装置において、レート長の調整対象となるコピー元の高速レート番号と、レート長の調整でコピー元の高速レート番号の代わりに試験で使用されるコピー先の調整レート番号とが指定され、コピーの開始を指示するエッジコピー開始トリガ信号を出力する制御レジスタと、エッジコピー開始トリガ信号に応じて、制御レジスタで指定されたコピー元となる高速レート番号に対応するエッジ設定レジスタの設定値を読み出し、制御レジスタで指定されたコピー先となる調整レート番号に対応するエッジ設定レジスタに設定値を書き込むエッジコピー部と、エッジコピー部からのアクセスとエッジコピー部以外からのアクセスとのバス権の調停を行うバス調停部とを備える。 （もっと読む）

【課題】簡易な構成で論理回路を用いたシステムを停止させることなく論理回路の試験を行なう回路試験装置を得ること。
【解決手段】システムの動作の一部を実行する試験対象部と同じ機能を有した論理回路をＦＰＧＡを用いて再構成する試験対象機能代替部１１を備え、試験対象入力選択部１５は、試験対象部１０の試験が行なわれる際には試験データ準備部１６からの試験情報を選択して試験対象部１０に出力し、且つ試験対象部がシステムの動作の一部を実行する際にはシステム前段Ｐ１からの入力情報を選択して試験対象部１０に出力し、有効回路選択部１４は、試験対象部の試験が行なわれる際には再構成後の試験対象機能代替部１１による処理結果を選択してシステム後段Ｑ１側へ出力し、且つ試験対象部１０がシステムの動作の一部を実行する際には試験対象部１０による処理結果を選択してシステム後段Ｑ１側へ出力する。 （もっと読む）

【課題】プログラマブル回路の構成を効率よくプログラムできる試験装置を提供する。
【解決手段】 被試験デバイスを試験する試験装置であって、プログラマブル回路を搭載し、プログラマブル回路の動作により被試験デバイスを試験する試験ボードと、プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを搭載する制御ボードと、を備える試験装置を提供する。プログラマブル回路は、制御ボードのコンフィギュレーションメモリから読み出されたコンフィギュレーションデータに応じて内部の回路を構成してよい。 （もっと読む）

【課題】試験装置の回路規模を低減する。
【解決手段】被試験デバイスを試験する試験装置であって、それぞれが被試験デバイスと信号を受け渡す複数のチャネルと、複数のチャネルに対応する複数の信号を処理する信号処理回路とを備え、信号処理回路は、複数の信号を、予め定められたチャネルの順番で時分割に選択する入力セレクタと、入力セレクタが選択した信号に応じた信号を出力する処理部と、複数のチャネルに対応して設けられ、それぞれ信号を格納する複数の保持部と、処理部が出力するそれぞれの信号を、複数の保持部のうち、予め定められたチャネルの順番に応じた保持部に格納する出力セレクタとを有する試験装置を提供する。 （もっと読む）